具有熔丝电路的半导体集成电路和半导体存储器件制造技术

本发明专利技术提供一种半导体集成电路，包括：熔丝；第一驱动单元，所述第一驱动单元被配置为响应于第一熔丝感测信号而驱动感测节点；第二驱动单元，所述第二驱动单元被配置为响应于第二熔丝感测信号而驱动所述感测节点，其中，所述第二驱动单元和所述熔丝形成驱动路径；旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种半导体集成电路设计技术，且更具体而言，涉及一种半导体集成电路的熔丝电路。
技术介绍
半导体集成电路包括具有相同图案的电路，在半导体集成电路中设置有冗余电 路，使得即使由于工艺变化而在一些电路中发生故障也可以将半导体集成电路分类为良品O具体地，在半导体存储器件的情况下，大量的存储器单元集成在一个芯片中。如果存储器单元中任何一个发生故障，则相应的存储芯片被分类为坏品且不可以使用。由于半导体集成电路是高度集成的，在有限尺寸的芯片中集成了数目逐渐增加的存储器单元。就此而言，如果在任何一个单元中发生故障就将整个存储芯片分类为坏品，则要舍弃的存储芯片的数目将显著增加，且归因于此，可能难以有经济效率地大规模生产半导体存储器件。为了有效地大规模生产半导体存储器件，现有的半导体存储器件具有熔丝电路和冗余单元阵列。熔丝电路包括多个熔丝，每个熔丝具有金属线的形状，根据熔丝是否熔断而在修复过程中用冗余单元替换故障单元。冗余单元阵列和熔丝电路是在半导体制造工艺期间形成的。执行用冗余单元替换故障存储器单元的修复过程，以主要利用激光束来选择性地切断由金属线构成的熔丝。即使在熔丝熔断之后，也可能再次发生故障，这是因为被切断的熔丝可能由于金属离子的电迁移和化学迁移现象而再次连接。这样的故障通常称作HAST(强加速应力测试)故障。因为以铜替代了作为金属线材料的铝，故HAST故障频繁地发生。HAST故障主要是在包括高温、高电压和100%湿度的条件下测试可靠性时发生的。虽然在使用铜制造高速操作的半导体集成电路时会发生HAST故障，但是在使用铝或其它材料的情况下也可能发生HAST故障。由于HAST故障是在修复过程中熔断熔丝之后发生的，因此找到并修复HAST故障可能是困难的。HAST故障成为半导体集成电路的生产率和可靠性降低的一个因素。图IA和图IB是说明半导体集成电路的现有熔丝电路的图，其中图IA说明熔丝未熔断的状态而图IB说明熔丝熔断的状态。参见附图说明图1A，半导体集成电路的现有熔丝电路包括NMOS晶体管MNO、PMOS晶体管ΜΡ0、熔丝FUSE、反相器IVO和NMOS晶体管MN1。NMOS晶体管MNO具有与接地电压VSS连接的源极、与感测节点A连接的漏极、以及接收熔丝感测信号皿的栅极。PMOS晶体管MPO具有与电源端子VDD连接的源极、与节点B连接的漏极、以及接收熔丝感测信号INl的栅极。熔丝FUSE连接在节点B与感测节点A之间。反相器IVO具有与感测节点A连接的输入端子、以及用于输出输出信号OUT的输出端子。NMOS晶体管丽I具有与接地电压VSS连接的源极、与感测节点A连接的漏极、以及接收输出信号OUT的栅极。NMOS晶体管丽I和反相器IVO —起构成反相锁存器。下文将描述图IA和图IB所示的熔丝电路的操作。首先，熔丝感测信号INl在初始状态下具有逻辑高电平。因此，NMOS晶体管MNO导通且使感测节点A放电。因此，输出逻辑高电平的输出信号OUT。构成锁存器的NMOS晶体管MNl导通，使得维持感测节点A的状态。之后，如果熔丝感测信号INl被激活为逻辑低电平，则NMOS晶体管MNO关断，且 PMOS晶体管MPO导通。此时，通过用于保持初始状态的NMOS晶体管丽I的下拉能力以及PMOS晶体管MPO和熔丝FUSE的上拉能力来实施熔丝状态的区分。在熔丝FUSE未熔断的情况下(见图1A)，感测节点A经由PMOS晶体管MPO和熔丝FUSE而被驱动至电源电压VDD。由上拉器件的有效电阻和下拉器件的有效电阻之比来决定感测节点A的转变。如果感测节点A的电压电平上升到高于反相器IVO的阈值逻辑电压，则输出信号OUT转变成逻辑低电平，且当输出信号OUT被反馈时，下拉器件的NMOS晶体管丽I关断且使感测节点A的电平稳定。因此，输出信号OUT变成逻辑低电平。相反地，在熔丝FUSE熔断的情况下(见图1B)，虽然PMOS晶体管MPO处于导通状态，但由于熔丝FUSE处于熔断状态，因此输出信号OUT保持逻辑高电平。下列表I示出图IA和图IB所示的熔丝电路的各个节点根据熔丝感测信号INl和熔丝FUSE状态而发生的逻辑电平变化。逻辑电平变化与以上操作解释中所描述的相同。[表 I]本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：熔丝；第一驱动单元，所述第一驱动单元被配置为响应于第一熔丝感测信号而驱动感测节点；第二驱动单元，所述第二驱动单元被配置为响应于第二熔丝感测信号而驱动所述感测节点，其中，所述第二驱动单元和所述熔丝形成驱动路径；旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。

【技术特征摘要】
2011.04.28 KR 10-2011-00403501.一种半导体集成电路，包括 熔丝； 第一驱动单元，所述第一驱动单元被配置为响应于第一熔丝感测信号而驱动感测节占. 第二驱动单元，所述第二驱动单元被配置为响应于第二熔丝感测信号而驱动所述感测节点，其中，所述第二驱动单元和所述熔丝形成驱动路径； 旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。2.如权利要求I所述的半导体集成电路，其中，所述第一熔丝感测信号在感测节点初始化时段中将所述第一驱动单元激活成导通状态，且在后续时段中将所述第一驱动单元去激活成关断状态。3.如权利要求2所述的半导体集成电路，其中，所述第二熔丝感测信号在熔丝状态感测时段中将所述第二驱动单元激活成导通状态，且在后续时段中将所述第二驱动单元去激活成关断状态。4.如权利要求3所述的半导体集成电路，其中，所述第一驱动单元被设置在下拉电压源与所述感测节点之间，所述第二驱动单元被设置在上拉电压源与所述感测节点之间。5.如权利要求3所述的半导体集成电路，其中，所述第一驱动单元被设置在上拉电压源与所述感测节点之间，所述第二驱动单元被设置在下拉电压源与所述感测节点之间。6.如权利要求I所述的半导体集成电路，其中，所述感测单元包括反相器，所述反相器具有与所述感测节点连接的输入端子。7.—种半导体集成电路，包括 熔丝； NMOS晶体管，所述NMOS晶体管被配置为响应于第一熔丝感测信号而下拉驱动感测节占. PMOS晶体管，所述PMOS晶体管被配置为响应于第二熔丝感测信号而上拉驱动所述感测节点，其中，所述PMOS晶体管和所述熔丝形成驱动路径； 旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。8.如权利要求7所述的半导体集成电路， 其中，所述熔丝具有与所述感测节点连接的第一端部，以及 所述PMOS晶体管具有与上拉电压源连接的源极、与所述熔丝的第二端部连接的漏极、以及接收所述第二熔丝感测信号的栅极。9.如权利要求7所述的半导体集成电路， 其中，所述熔丝具有与上拉电压源连接的第一端部，以及 所述PMOS晶体管具有与所述熔丝的第二端部连接的源极、与所述感测节点连接的漏极、以及接收所述第二熔丝感测信号的栅极。10.如权利要求8所述的半导体集成电路，其中，所述第一熔丝感测信号在感测节点初始化时段中被激活为逻辑高电平，且在后续时段中转变为逻辑低电平。11.如权利要求10所述的半导体集成电路，其中，所述第二熔丝感测信号在熔丝状态感测时段中被激活为逻辑低电平，且在后续时段中转变为逻辑高电平。12.如权利要求7所述的半导体集成电路，其中，所述感测单元包括 第一反相器，所述第一反相器具有与所述感测节点连接的输入端子；以及 第二反相器，所述第二反相器被配置为接收所述第一反相器的输出信号作为所述第二反相器的输入，且具有与所述感测节点连接的输出端子。13.如权利要求12所述的半导体集成电路，其中，当所述熔丝未被切断时，所述PMOS晶体管、所述旁路电阻器单元和所述熔丝的有效电阻与所述第二反相器中所包括的下拉NMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压大于所述第一反相器的逻辑高输入特性值。14.如权利要求12所述的半导体集成电路，其中，当所述熔丝被切断时，所述PMOS晶体管和所述旁路电阻器单元的有效电阻与所述第二反相器中所包括的下拉NMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压小于所述第一反相器的逻辑低输入特性值。15.—种半导体集成电路,包括 熔丝； NMOS晶体管，所述NMOS晶体管被配置为响应于第一熔丝感测信号而下拉驱动感测节占. 第一 PMOS晶体管，所述第一 PMOS晶体管被配置为响应于第二熔丝感测信号而上拉驱动所述感测节点； 第二 PMOS晶体管，所述第二 PMOS晶体管被配置为响应于所述第一熔丝感测信号而上拉驱动所述感测节点，其中，所述第一PMOS晶体管和所述第二 PMOS晶体管以及所述熔丝形成驱动路径； 旁路电阻器单元，所述旁路电阻器单元与所述熔丝并联地连接；以及感测单元，所述感测单元被配置为响应于所述感测节点的电压而感测所述熔丝的编程状态。16.如权利要求15所述的半导体集成电路， 其中，所述第一 PMOS晶体管具有与上拉电压源连接的源极、与所述熔丝的第一端部连接的漏极、以及接收所述第二熔丝感测信号的栅极，并且 所述第二 PMOS晶体管具有与所述熔丝的第二端部连接的源极、与所述感测节点连接的漏极、以及接收所述第一熔丝感测信号的栅极。17.如权利要求15所述的半导体集成电路， 其中，所述第二 PMOS晶体管具有与上拉电压源连接的源极、与所述熔丝的第一端部连接的漏极、以及接收所述第一熔丝感测信号的栅极，并且 所述第一 PMOS晶体管具有与所述熔丝的第二端部连接的源极、与所述感测节点连接的漏极、以及接收所述第二熔丝感测信号的栅极。18.如权利要求16所述的半导体集成电路，其中，所述第一熔丝感测信号在感测节点初始化时段中被激活为逻辑高电平，且在后续时段中转变为逻辑低电平。19.如权利要求18所述的半导体集成电路，其中，所述第二熔丝感测信号在熔丝状态感测时段中被激活为逻辑低电平，且在后续时段中转变为逻辑高电平。20.如权利要求15所述的半导体集成电路，其中，所述感测单元包括 第一反相器，所述第一反相器具有与所述感测节点连接的输入端子；以及 第二反相器，所述第二反相器被配置为接收所述第一反相器的输出信号作为所述第二反相器的输入，且具有与所述感测节点连接的输出端子。21.如权利要求20所述的半导体集成电路，其中，当所述熔丝未被切断时，所述第一PMOS晶体管、所述第二 PMOS晶体管、所述旁路电阻器单元和所述熔丝的有效电阻与所述第二反相器中所包括的下拉NMOS晶体管的有效电阻之比产生所述感测节点的电压，所述电压大于所述第一反相器的逻辑高输入特性值。22.如权利要求20所述的半...

【专利技术属性】
技术研发人员：都昌镐，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：