一种VDMOS器件及其制作方法技术

本发明专利技术公开了一种VDMOS器件及其制作方法，VDMOS器件包括：第一导电类型衬底，在其背面设置有漏极；第一导电类型漂移区，设置在第一导电类型衬底上；第二导电类型阱区，其在第一导电类型漂移区的表面区域选择性的形成，与第一导电类型漂移区的导电类型相反；第一导电类型源区，设置在第二导电类型阱区内；栅极，位于第一导电类型漂移区上并部分覆盖第二导电类型阱区和第一导电类型源区；肖特基接触，设置在第一导电类型漂移区上并位于栅极区域中。形成的肖特基接触位于栅极区域内并在第一导电类型漂移区上，在不增加器件整体尺寸、不增大器件导通电阻的情况下，提高了VDMOS器件结构中包含的体二极管的恢复速度。

【技术实现步骤摘要】

本专利技术涉及半导体器件的制造领域，具体涉及一种VDMOS器件及其制作方法。
技术介绍
、功率金属-氧化物-半导体长效应管(Power M0SFET)结构由于功能上的特殊性，在非常广阔的领域有着广泛的应用，例如，磁盘驱动，汽车电子以及功率器件等方面。以功率器件为例，如 VDMOS (Vertical double-diffused metal oxide semiconductor,垂直双扩散M0S)应用于功率器件的超大规模集成电路器件，具有开关损耗小，输入阻抗高，驱动功率小，频率特性好等优点应用广泛。理想的二极管在承受反向电压时截止，不会有反向电流通过。而实际二极管正向导通时，PN结内的电荷被积累，当二极管承受反向电压时，PN结内积累的电荷将释放并形成一个反向恢复电流，它恢复到零点的时间与结电容等因素有关。现有的VDM0SFET结构中包含一个由P阱和N-漂移区构成的寄生二极管。在一些开关控制应用中，这一内部体二极管非常有益于作为一个缓冲二极管而使用。然而，它的反向恢复速度较慢，使得开关过程的功率损失显著增大，因而大大限制了它的应用。现已有几种方法来提高体二极管的反向恢复速度。对低压范围(击穿电压低于50V)，提出在VDM0SFET芯片的中心专门制作一个单独的肖特基二极管来规避寄生体二极管。但是，由于这一肖特基二极管的阻断能力较弱，使这一方法不能应用于高压器件。在高压范围(击穿电压高于200V)，常采用载流子寿命控制技术，电子辐照或质子辐照可以有效地减少体二极管的反向恢复电荷;然而，由辐照引起的损伤严重影响了 VDM0SFET的阈值电压、漏电流、击穿电压等特性。精细控制的钼注入与扩散能非常有效地减少反向恢复电荷伽r ;然而，这一技术要求用到一些重金属，且工艺步骤非常复杂，而重金属一般会对制造过程造成污染。后来，提出将肖特基接触集成于VDM0SFET的两个单胞之间。如图一所示，为现有技术高压VDM0SFET —个单胞的结构示意图；在相邻两个VDM0SFET源极的N+区之间设置有肖特基接触；Wm11是一个单胞的宽度，此时的体二极管由Pn结和肖特基接触并联而成，当这一合成体二极管导通时，一部分电流将以多数载流子的形式流过肖特基接触。所以，处于导通状态的η-漂移区的注入少数载流子减少了，则存贮的少数载流子就减少了，使得体二极管关断时能够快速恢复。同时，单胞分布结构使肖特基接触的阻断能力得以提高；当在漏极加上高压时，肖特基接触将受到临近的P阱的保护，因为当器件承受反向电压时，P阱与N-区相互耗尽，其耗尽层会挤掉肖特基接触下面的η-区。这样，肖特基接触下面的电场就减小了。通过这一方法，肖特基接触的击穿电压得以增大的同时并没有增大漏电流，因此使肖特基接触应用于高压VDM0SFET成为可能，而单一制作的肖特基二极管是无法做到的。将肖特基接触集成于VDM0SFET的两个单胞之间，肖特基接触的集成增大了VDM0SFET的每一单胞的源区尺寸，而VDM0SFET的源区之下的区域是不参与导电的，所以器件的整体面积变大，导通电阻增大。在器件工作时这势必会增加功率损耗。
技术实现思路
本专利技术为解决现有技术中在VDM0SFET的两个单胞集成肖特基接触使得VDM0SFET器件的面积变大，导通电阻增大的问题，从而提供了一种既可以提高VDM0SFET体二极管的恢复速度又可以不增加器件导通电阻，且可以保证器件耐压的VDM0SFET器件及其制作方法。图一为现有技术高压VDM0SFET —个单胞的结构示意图=Weell是一个单胞的宽度，器件导通时，在漏极(drain)加正电压，P阱与N-区相互耗尽。如图一所示阴影部分为电流的流向路径，随着耗尽层的扩展，P阱之间的电流通路a会逐渐被耗尽层占据，电流通路a变窄，电流不易通过，严重影响器件的导通特性。这就是所谓的JEFT效应。由于JEFT效应的存在，P阱之间的距离不能太短，所以器件的栅极(gate)的长度Wg也会较长。但是，我们知道需要反型的区域仅为硅表面P阱中的沟道区域及导通时P阱在N-区域的耗尽区，所以， 图中所示的电流通路a之上的栅极材料对器件并无贡献，所以此区域的栅极材料是可以去除的，而且去除多余的栅极即减小了栅极的面积，有利于降低器件的电容，提高器件的开关速度，减小开关损耗。该图中将肖特基接触集成于VDM0SFET的两个单胞之间，肖特基接触的集成虽然改善了 VDM0SFET体二极管的恢复速度，但同时增大了 VDM0SFET的每一单胞的源区尺寸，器件的整体面积变大，导通电阻增大，在器件工作时功率损耗增加。为解决上述技术问题，本专利技术提供如下技术方案 一种VDMOS器件，包括第一导电类型衬底，在其背面设置有漏极；第一导电类型漂移区，设置在第一导电类型衬底上；第二导电类型阱区，其在第一导电类型漂移区的表面区域选择性的形成，与第一导电类型漂移区的导电类型相反；第一导电类型源区，设置在第二导电类型阱区内；栅极，位于第一导电类型漂移区上并部分覆盖第二导电类型阱区和第一导电类型源区；肖特基接触，设置在第一导电类型漂移区上并位于栅极区域中。本专利技术还提供一种VDMOS器件的制作方法，包括以下步骤步骤一提供第一导电类型衬底，并在其背面制作漏极；步骤二 在第一导电类型衬底上形成第一导电类型漂移区；步骤三在第一导电类型漂移区上形成栅极；步骤四进行选择性刻蚀，并在第一导电类型漂移区的表面区域选择性的形成第二导电类型阱区，该第二导电类型阱区与第一导电类型漂移区的导电类型相反；步骤五在第二导电类型阱区内形成第一导电类型源区；步骤六在刻蚀出的栅极区域内，第一导电类型漂移区上制作肖特基接触。与现有技术相比，本专利技术具有如下有益效果本专利技术提供的一种VDMOS器件及其制作方法，形成的肖特基接触位于栅极区域内并在第一导电类型漂移区上，在不增加器件整体尺寸、不增大器件导通电阻的情况下，提高了 VDMOS器件结构中包含的体二极管的恢复速度，减少开关过程中的功率损耗。并且由于减少了栅极的面积，器件的电容减小了，提高了开关速度。附图说明图I是传统高压VDM0SFET —个单胞的结构示意图。图2是本专利技术第一实施例VDMOS器件结构示意图。图3是本专利技术实施例肖特基接触俯视图的简化示意图。图4是本专利技术第二实施例VDMOS器件结构示意图。图5是本专利技术第三实施例VDMOS器件结构示意图。图6是本专利技术实施例VDMOS器件制作方法流程图。图7至图15是本发 明实施例VDMOS器件制作方法详细步骤流程图。具体实施例方式为了使本专利技术所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。图2是本专利技术第一实施例VDMOS器件结构不意图；公开了一种VDMOS器件,包括第一导电类型衬底10，在其背面设置有漏极D ;第一导电类型漂移区11，设置在第一导电类型衬底10上；第二导电类型阱区12，其在第一导电类型漂移区11的表面区域选择性的形成，与第一导电类型漂移区11的导电类型相反；第一导电类型源区13，设置在第二导电类型阱区12内；栅极15，位于第一导电类型漂移区11上并部分覆盖第二导电类型阱区12和第一导电类型源区13 ;肖特基接触20，设置在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种VDMOS器件，其特征在于，包括 第一导电类型衬底，在其背面设置有漏极； 第一导电类型漂移区，设置在第一导电类型衬底上； 第二导电类型阱区，其在第一导电类型漂移区的表面区域选择性的形成，与第一导电类型漂移区的导电类型相反； 第一导电类型源区，设置在第二导电类型阱区内； 栅极，位于第一导电类型漂移区上并部分覆盖第二导电类型阱区和第一导电类型源区； 肖特基接触，设置在第一导电类型漂移区上并位于栅极区域中。2.根据权利要求I所述的VDMOS器件，其特征在于，所述肖特基接触的宽度为2至4微米。3.根据权利要求I所述的VDMOS器件，其特征在于，所述肖特基接触形成的表面为平面状。4.根据权利要求I所述的VDMOS器件，其特征在于，所述肖特基接触形成的表面为锯齿状。5.根据权利要求I所述的VDMOS器件，其特征在于，所述肖特基接触形成的表面为波浪形。6.根据权利要求I至5任一项所述的VDMOS器件，其特征在于，所述第一导电类型为N型，第二导电类型为P型。7.根据权利要求I至5任一项所述的VDMOS器件，其特征在于，所述第一导电类型为P型，第二导电...

【专利技术属性】
技术研发人员：朱超群，钟树理，任文珍，曾爱平，陈宇，
申请(专利权)人：比亚迪股份有限公司，
类型：发明
国别省市：