沟槽金属氧化物半导体场效应晶体管器件制造技术

公开了一种沟槽金属氧化物半导体场效应晶体管器件。该器件包括：衬底；外延层；沟槽；第一绝缘层，其覆盖所述沟槽的下部分内表面；第二绝缘层，其覆盖所述沟槽的上部分内表面和所述第一绝缘层，其中，所述第二绝缘层的厚度小于所述第一绝缘层的厚度；多晶硅区域，位于所述沟槽内，且下表面被所述第一绝缘层覆盖，其侧壁被所述第一绝缘层或第二绝缘层覆盖；栅极，其侧壁和下表面被所述第二绝缘层覆盖；至少一个柱状结构，位于所述外延层内，且其侧壁和下表面被所述外延层覆盖，其中，所述至少一个柱状结构沿外延层纵向排列；体区；重掺杂区域和源极。本实用新型专利技术提出的沟槽金属氧化物半导体场效应晶体管器件，可提高击穿电压和降低导通电阻。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术的实施例涉及半导体器件，更具体地，本技术的实施例涉及沟槽金属氧化物半导体场效应晶体管器件。技术背景目前，功率器件被广泛应用于开关电源、汽车电子、エ业控制等领域。沟槽金属氧化物半导体场效应晶体管(Trench-gate M0SFET)由于提高了単位面积芯片内的沟道总宽度，从而减小了漏源导通电阻Rds(on)而得到广泛应用。然而，在传统的沟槽MOSFET器件中，存在击穿电压BV和导通电阻Rds (on)之间相互制约的问题，提高击穿电压BV和降低导通电阻Rds (on)往往不能同时实现，这就导致器件在大电压下工作时会有很大的能量损耗。
技术实现思路
针对现有技术中的一个或多个问题，本技术的目的是提供一种沟槽金属氧化物半导体场效应晶体管器件，包括第一导电类型的衬底；第一导电类型的外延层，位于所述衬底上，且其掺杂浓度小于所述衬底的掺杂浓度；沟槽，从所述外延层的上表面垂直向所述外延层的下表面延伸，且其未接触所述衬底的表面；第一绝缘层，位于所述沟槽内，且覆盖所述沟槽的下部分内表面；第二绝缘层，位于所述沟槽内，且覆盖所述沟槽的上部分内表面和所述第一绝缘层，其中，所述第二绝缘层的厚度小于所述第一绝缘层的厚度；多晶硅区域，位于所述沟槽内，且下表面被所述第一绝缘层覆盖，其侧壁被所述第一绝缘层或第二绝缘层覆盖；栅极，位于所述沟槽内，从所述外延层的上表面垂直向所述外延层的下表面延イ申，且其侧壁和下表面被所述第二绝缘层覆盖；至少ー个第二导电类型的柱状结构，位于所述外延层内，且其侧壁和下表面被所述外延层覆盖，其中，所述至少ー个第二导电类型的柱状结构沿外延层纵向排列；第二导电类型的体区，其侧壁和所述沟槽的相邻侧壁相接触，且体区的下表面距离外延层上表面的距离小于栅极下表面距离外延层上表面的距离，其中，所述体区的掺杂浓度大于所述柱状结构的掺杂浓度；第一导电类型的重掺杂区域，其位于所述体区内且和所述沟槽的相邻侧壁相邻，且其掺杂浓度大于所述外延层的掺杂浓度；和源扱，其位于所述体区内，从所述外延层的上表面垂直向所述体区延伸，且与第一导电类型的重掺杂区域相接触。依据本技术提出的沟槽金属氧化物半导体场效应晶体管器件，可提高击穿电压和降低导通电阻。附图说明下面的附图表明了本技术的实施方式。这些附图和实施方式以非限制性、非穷举性的方式提供了本技术的一些实施例，其中图I示意性地示出了依据本技术一实施例的N沟道沟槽MOSFET器件；图2示意性地示出了依据本技术一优选实施例的N沟道沟槽MOSFET器件；图3示意性地示出了依据本技术另ー实施例的N沟道沟槽MOSFET器件；图4示意性地示出了依据本技术另ー实施例的N沟道沟槽MOSFET器件；图5示意性地示出了依据本技术另ー实施例的N沟道沟槽MOSFET器件；以及图6示意性地示出了在生产制造中，依据本技术实施例的具有多个重复単元的N沟道沟槽MOSFET器件。具体实施方式以下将參照附图更详细地描述本技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。下面详细说明本技术实施例的新型沟槽MOSFET器件。在接下来的说明中，一些具体的细节，例如实施例中的具体掺杂类型，都用于对本技术的实施例提供更好的理解。本
的技术人员可以理解，即使在缺少ー些细节或者其他方法、材料等结合的情况下，本技术的实施例也可以被实现。为减小击穿电压BV与导通电阻Rds (on)之间的矛盾，本技术提出了ー种新型的沟槽金属氧化物半导体场效应晶体管(MOSFET)器件,其包括超结(super junction)结构和容性耗尽(capacitively depleted)结构。利用该包括超结结构和容性耗尽结构的沟槽MOSFET器件，可以有效减少击穿电压BV和导通电阻Rds (on)之间的矛盾，提高器件性倉^:。在接下来的描述中，以N沟道沟槽MOSFET器件为例，对其结构和性能进行详细描述。然而，本领域技术人员应当理解，所述结构和性能同样适用于P沟道沟槽MOSFET器件，为避免累述，本技术不再详细描述。图I示出依据本技术一实施例的N沟道沟槽MOSFET器件。如图I所示，所述N沟道沟槽MOSFET器件包括N+衬底100以及形成于N+衬底100上的N—外延层101。该N沟道沟槽MOSFET器件还包括沟槽102，其从所述N_外延层101的上表面垂直向下延伸至所述N+衬底100上方，且其未接触所述N+衬底100的表面。沟槽102内包括第一绝缘层103和第二绝缘层109，其分别覆盖所述沟槽的下部分内表面和上部分内表面，其中，所述第一绝缘层103的厚度大于第二绝缘层109的厚度。沟槽102内还包括多晶硅区域104，所述多晶硅区域104被所述第一绝缘层103完全覆盖。沟槽102内还包括栅极G，其从所述沟槽102的上表面垂直向下延伸至所述多晶硅区域104上方，且其侧壁和下表面分别被所述第二绝缘层109和所述第一绝缘层103覆盖。所述N沟道沟槽MOSFET器件还包括P型柱状结构105，其形成于所述N_外延层101内，且其侧壁和下表面被所述外延层101覆盖。所述N沟道沟槽MOSFET器件还包括P型体区106，下表面覆盖所述柱状结构的上表面且和所述外延层相接触，其侧壁和所述沟槽的相邻侧壁相接触，且体区的下表面距离外延层上表面的距离小于栅极下表面距离外延层上表面的距离，其中，所述P型体区106的浓度大于所述P型柱状结构105的浓度。所述N沟道沟槽MOSFET器件还包括位于所述P型体区106内的P型重掺杂区107，其未接触P型体区106的表面，且所述P型重掺、杂区107的掺杂浓度大于所述P型体区106。P型体区106内还包括N型重掺杂区108，其位于所述P型重掺杂区107的上方且由所述N沟道沟槽MOSFET器件的上表面垂直向下延伸，所述N型重掺杂区108与沟槽102的相邻侧壁相接触，其中，所述N型重掺杂区108的掺杂浓度大于所述N—外延层101的浓度。所述N沟道沟槽MOSFET器件还包括位于所述P型体区106内的源极金属接触S，其从所述N_外延层101的上表面垂直向下延伸至和所述P型重掺杂区107以及N型重掺杂区108相接触。对于传统N沟道沟槽M0SFET，在截止状态下，源极S接地，漏极D加上正向电压，所加电压主要由P型体区和N型外延层所形成的PN结承担。如图I所示，依据该实施例的N沟道沟槽MOSFET器件具有由P型柱状结构105形成的超结结构。由于设置了相对P型体区106浓度较低的P型柱状结构105，因此，P型柱状结构105和N—外延层101形成的PN结能承受较大的电压，因而形成的击穿电压BV比传统N沟道沟槽MOSFET的击穿电压BV增大。另ー方面，和传统沟槽MOSFET相比，超结沟槽MOSFET的外延层掺杂浓度可以更高，因而，在导通状态，传导电流流过外延层时的导通电阻Rds(on)将更小。如图I所示，依据该实施例的N沟道沟槽MOSFET器件具有由多晶硅区域104、第一绝缘层103以及f外延层101构成的容性耗尽结构。由MOS电容器原理可知，多晶硅区域104、第一绝缘层103以及N—外延层101构成电容器，其中，多晶硅区域10本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽金属氧化物半导体场效应晶体管器件，包括 第一导电类型的衬底； 第一导电类型的外延层，位于所述衬底上，且其掺杂浓度小于所述衬底的掺杂浓度；沟槽，从所述外延层的上表面垂直向所述外延层的下表面延伸，且其未接触所述衬底的表面； 第一绝缘层，位于所述沟槽内，且覆盖所述沟槽的下部分内表面； 第二绝缘层，位于所述沟槽内，且覆盖所述沟槽的上部分内表面和所述第一绝缘层，其中，所述第二绝缘层的厚度小于所述第一绝缘层的厚度； 多晶硅区域，位于所述沟槽内，且下表面被所述第一绝缘层覆盖，其侧壁被所述第一绝缘层或第二绝缘层覆盖； 栅极，位于所述沟槽内，从所述外延层的上表面垂直向所述外延层的下表面延伸，且其侧壁和下表面被所述第二绝缘层覆盖； 至少ー个第二导电类型的柱状结构，位于所述外延层内，且其侧壁和下表面被所述外延层覆盖，其中，所述至少ー个第二导电类型的柱状结构沿外延层纵向排列； 第二导电类型的体区，其侧壁和所述沟槽的相邻侧壁相接触，且体区的下表面距离外延层上表面的距离小于栅极下表面距离外延层上表面的距离，其中，所述体区的掺杂浓度大于所述柱状结构的掺杂浓度； 第一导电类型的重掺杂区域，其位于所述体区内且和所述沟槽的相邻侧壁相，且其掺杂浓度大于所述外延层的掺杂浓度；和 源扱，其位于所述...

【专利技术属性】
技术研发人员：张磊，唐纳德·R·迪斯尼，李铁生，马荣耀，
申请(专利权)人：成都芯源系统有限公司，
类型：实用新型
国别省市：