本发明专利技术提供了提高接触刻蚀阻挡层工艺中PMOS性能的方法，其包括：叠层形成步骤，用于在包含PMOS和NMOS的半导体硅片上依次形成第一二氧化硅层、含氢氮化硅层和第二二氧化硅层；第二二氧化硅层刻蚀步骤，用于对第二二氧化硅层进行刻蚀从而去除NMOS区域上的第二二氧化硅层，并留下PMOS区域上的第二二氧化硅层；辐射步骤，用于利用紫外光对第二二氧化硅层刻蚀步骤之后得到的结构进行辐射；以及第二二氧化硅层去除步骤，用于去除PMOS区域上的剩余第二二氧化硅层。根据本发明专利技术，通过使用紫外光对硅片的NMOS区域的低应力氮化硅进行照射，从而使NMOS区域的氮化硅产生高的张应力，而PMOS区域没有高的张应力产生，从而减少了接触刻蚀阻挡层工艺对PMOS性能衰退的不良影响。
【技术实现步骤摘要】
本专利技术涉及半导体制造领域，更具体地说，本专利技术涉及一种提高接触刻蚀阻挡层エ艺中PMOS性能的方法、采用了该提高接触刻蚀阻挡层エ艺中PMOS性能的方法的接触刻蚀阻挡层エ艺方法、以及采用了该接触刻蚀阻挡层エ艺方法的半导体制造方法。
技术介绍
随着CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)半导体器件エ艺的发展以及按比例尺寸縮小，应カ工程在半导体エ艺和器件性能方面起到越来越大的作用。CMOS器件中引入应カ，主要是为了提高器件载流子迁移率，但是不同种类的应カ对器件载流子迁移率存在不同影响。具体地说，，压应カ膜(Compressive liner)能够提高PMOS器件的空穴迁移率,也 就是说压应カ膜能够有效提高PMOS器件的性能，反之，张应カ膜(Tensile liner)将会降低PMOS器件的空穴迁移率，也就降低了 PMOS器件的性能。而对于NMOS器件来说，张应カ膜(Tensile liner)能够提高NMOS器件的电子迁移率，也就是说张应カ膜能够有效提高NMOS器件的性能，反之，压应カ膜将会降低NMOS器件的电子迁移率，也就降低了 NMOS器件的性能。接触刻蚀阻挡层CESL (Contact etch stop layer)技术是ー种常见的CMOSエ艺中弓I入应カ的方法。在常规接触刻蚀阻挡层CESL技术针对NMOS覆盖张应力膜，针对PMOS覆盖压应力膜，从而增大电子和空穴的迁移率，改善MOS晶体管的性能。但是，上述エ艺非常复杂，而且在65nm PMOS不需要额外的压应力，只要没有额外的衰减(degradation)就可以了。然而，在第一代接触刻蚀阻挡层CESLエ艺中，通常只有张应カ的氮化硅被加以使用，由于NMOS和PMOS需要的应カ类型是相反的，所以，该种应力薄膜在改善NMOS器件特性的同时，对PMOS的器件特性会有一定程度的衰减。因此，希望能够提供一种能够有效地提高接触刻蚀阻挡层エ艺中PMOS性能的方法。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地提高接触刻蚀阻挡层エ艺中PMOS性能的方法、采用了该提高接触刻蚀阻挡层エ艺中PMOS性能的方法的接触刻蚀阻挡层エ艺方法、以及采用了该接触刻蚀阻挡层エ艺方法的半导体制造方法。根据本专利技术的第一方面，提供了一种提高接触刻蚀阻挡层エ艺中PMOS性能的方法，其包括叠层形成步骤，用于在包含PMOS和NMOS的半导体硅片上依次形成第一ニ氧化硅层、含氢氮化硅层和第二ニ氧化硅层；第ニニ氧化硅层刻蚀步骤，用于对所述第二ニ氧化硅层进行刻蚀从而去除所述NMOS区域上的第二ニ氧化硅层，并留下所述PMOS区域上的第ニニ氧化硅层；辐射步骤，用于利用紫外光对所述第二ニ氧化硅层刻蚀步骤之后得到的结构进行辐射；以及第ニニ氧化硅层去除步骤，用于去除所述PMOS区域上的剩余第二ニ氧化娃层。优选地，在上述提高接触刻蚀阻挡层エ艺中PMOS性能的方法中，半导体硅片的衬底上布置了 P型掺杂的阱以及N型掺杂的阱，并且在P型掺杂的阱中形成了 NMOS，在N型掺杂的阱中形成了 PM0S。优选地，在上述提高接触刻蚀阻挡层エ艺中PMOS性能的方法中，通过化学气相沉积实现所述叠层形成步骤。 优选地，在上述提高接触刻蚀阻挡层エ艺中PMOS性能的方法中，所述第一ニ氧化硅层的厚度为100-300A，并且所述第一ニ氧化硅层作为刻蚀停止层。优选地，在上述提高接触刻蚀阻挡层エ艺中PMOS性能的方法中，所述含氢氮化硅层的厚度为400-800A。优选地，在上述提高接触刻蚀阻挡层エ艺中PMOS性能的方法中，所述第二ニ氧化硅层的厚度为7100-300A。优选地，在上述提高接触刻蚀阻挡层エ艺中PMOS性能的方法中，在所述第ニニ氧化硅层刻蚀步骤中，首先利用光刻胶将PMOS区域挡住，然后利用所述光刻胶去除NMOS区域上的第二ニ氧化硅层。优选地，在上述提高接触刻蚀阻挡层エ艺中PMOS性能的方法中，利用湿法刻蚀执行所述第二ニ氧化硅层去除步骤。根据本专利技术的第二方面，提供了一种采用了根据本专利技术的第一方面的提高接触刻蚀阻挡层エ艺中PMOS性能的方法的接触刻蚀阻挡层エ艺方法。根据本专利技术的第三方面，提供了一种采用了根据本专利技术的第二方面的接触刻蚀阻挡层エ艺方法的半导体制造方法。根据本专利技术，通过使用紫外光对硅片的NMOS区域的低应カ氮化硅进行照射，从而使NMOS区域的低应カ氮化硅产生高的张应カ，而PMOS区域没有高的张应カ产生，之后再去除剰余的PMOS区域的第二ニ氧化硅层，从而減少了接触刻蚀阻挡层エ艺对PMOS性能衰退的不良影响。附图说明结合附图，并通过參考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I示意性地示出了根据本专利技术实施例的提高接触刻蚀阻挡层エ艺中PMOS性能的方法的叠层形成步骤之后的器件结构。图2示意性地示出了根据本专利技术实施例的提高接触刻蚀阻挡层エ艺中PMOS性能的方法的第二ニ氧化硅层刻蚀步骤之后的器件结构。图3示意性地示出了根据本专利技术实施例的提高接触刻蚀阻挡层エ艺中PMOS性能的方法的辐射步骤。图4示意性地示出了根据本专利技术实施例的提高接触刻蚀阻挡层エ艺中PMOS性能的方法的第二ニ氧化硅层去除步骤之后的器件结构。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施例方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。下面參考图I至图4来描述根据本专利技术实施例的提高接触刻蚀阻挡层エ艺中PMOS性能的方法。如图I至图4所示根据本专利技术实施例的提高接触刻蚀阻挡层エ艺中PMOS性能的方法包括 首先执行叠层形成步骤，用于在包含PMOS和NMOS的半导体硅片上依次形成第一二氧化娃层5、含氢氮化娃层6和第二ニ氧化娃层7。具体地说，半导体硅片的衬底I上布置了 P型掺杂的阱3以及N型掺杂的阱4，并且在P型掺杂的阱3中形成了 N M0S，在N型掺杂的阱4中形成了 PM0S。图I示意性地示出了根据本专利技术实施例的提高接触刻蚀阻挡层エ艺中PMOS性能的方法的叠层形成步骤之后的器件结构。优选地，可通过化学气相沉积实现叠层形成步骤。此外,优选地,第一ニ氧化娃层5的厚度为100-300A,其可以作为最后的刻蚀停止层。优选地,含氢氮化娃层6是一个富氢的低应カ氮化娃薄膜,并且优选地，含氢氮化硅层6的厚度为400-800A。优选地，第二ニ氧化硅层7的厚度为7100-300A。此后执行第二ニ氧化硅层刻蚀步骤，其中对第二ニ氧化硅层7进行刻蚀从而去除NMOS区域上的第二ニ氧化硅层，并留下PMOS区域上的第二ニ氧化硅层7 ;图2示意性地示出了根据本专利技术实施例的提高接触刻蚀阻挡层エ艺中PMOS性能的方法的第二ニ氧化硅层刻蚀步骤之后的器件结构。更具体地说，在具体实施例中，在第二ニ氧化硅层刻蚀步骤中，可以首先利用光刻胶(未示出)将PMOS区域挡住，利用所述光刻胶通过刻蚀去除(例如湿法去除)NMOS区域上的第二ニ氧化硅层7，从而实现"去除NMOS区域上的第二ニ氧化硅层，并留下PMOS区域上的第二ニ氧化本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：周军，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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