集成电路装置及其制备方法制造方法及图纸

本发明专利技术公开了一种集成电路装置及其制备方法，本发明专利技术的集成电路装置的一实施例，包含一下晶片，具有一第一介电区块及一第一导电区块，该第一导电区块设置于该第一介电区块之上；至少一堆叠晶片，具有一第二介电区块及一第二导电区块，该第二导电区块设置于该第二介电区块之上，其中该堆叠晶片以一中间粘着层予以接合该下晶片之上，且在该下晶片及该堆叠晶片之间没有焊垫；以及至少一导电插塞，实质上以直线方式贯穿该堆叠晶片且深入该下晶片，其中该导电插塞设置于该第一导电区块及该第二导电区块之内。本发明专利技术使焊垫制造相当复杂且昂贵的问题得以解决。

【技术实现步骤摘要】

本专利技术涉及一种具有穿娃导电插塞(through-silicon via,TSV)的堆叠晶片的，特别涉及一种堆叠晶片的，其在形成穿娃导电插塞之前接合(bonding)晶片，不需在接合晶片之间形成焊垫(bump pad)或使用焊料。
技术介绍
集成电路装置的封装技术一直朝轻薄化与安装可靠性的方向研发。近年来，随着电子产品轻薄化与多功能性的要求，许多技术已经逐渐为此领域的人所公知。以存储器装置为例，通过使用至少两芯片(chip)的堆叠方式，可通过半导体集成工艺，生产具有比公知存储器容量大两倍的存储器变的可能。此外，堆叠封装不只提供增加存储器容量的优势，亦增加安装密度及增加安装区域使用效率的优势。因此，关于堆叠封装技术的研究与开发已在逐渐加速。以堆叠封装为例，TSV已经在此领域中被揭示。利用TSV技术的堆叠封装具有一TSV设置于芯片的结构，使得芯片可通过TSV与其它芯片以物理方式及电性方式彼此连接。一般而言，TSV的制备方法通过蚀刻技术而形成一贯穿基板的通孔，再以导电材料(例如铜)填满通孔。为了增加传输速度及制造高密度元件，具有多个集成电路装置(各具有TSV)的半导体晶片的厚度必须予以减少。公开号为US 7，683，459的美国专利文献揭示一种混合式接合方法，用于具有TSV的晶片堆叠，其中图案化的粘着层粘合堆叠中的相邻两片晶片，而焊料则用以电气连接上晶片的TSV底端至下晶片的TSV顶端的焊塾。然而，在下晶片的TSV顶端形成焊塾(bumppad)需要种晶工艺、电镀工艺、光刻工艺以及蚀刻工艺，因此焊垫的制造相当复杂且昂贵。
技术实现思路
本专利技术的目的在于提供一种堆叠晶片的，其在形成穿娃导电插塞之前接合(bonding)晶片，不需在接合晶片之间形成焊垫(bump pad)或使用焊料。如此，焊垫的制造相当复杂且昂贵问题得以解决。本专利技术的集成电路装置的一实施例，包含一下晶片，具有一第一介电区块及一第一导电区块，该第一导电区块设置于该第一介电区块之上；至少一堆叠晶片，具有一第二介电区块及一第二导电区块，该第二导电区块设置于该第二介电区块之上，其中该堆叠晶片以一中间粘着层予以接合该下晶片之上，且在该下晶片及该堆叠晶片之间没有焊垫；以及至少一导电插塞，实质上以直线方式贯穿该堆叠晶片且深入该下晶片，其中该导电插塞设置于该第一导电区块及该第二导电区块之内。本专利技术的集成电路装置的制备方法的一实施例，包含下列步骤形成一下晶片，具有一第一凹部、设置于该第一凹部之内的一第一介电区块及设置于该第一介电区块之上的一第一导电区块；形成至少一堆叠晶片，具有一第二凹部、设置于该第一凹部之内的一第二介电区块及设置于该 第二介电区块之上的一第二导电区块；使用一中间粘着层接合该至少一堆叠晶片至该下晶片上，其中在该下晶片及该堆叠晶片之间没有形成焊垫；进行一蚀刻工艺以形成一通孔，实质上以直线方式贯穿该堆叠晶片且深入该下晶片，其中该通孔设置于该第一导电区块及该第二导电区块之内；以及使用导电材料填入该通孔以形成一导电插塞。本专利技术的有益效果在于，相较于公开号为US 7，683，459的美国专利文献所揭示的技术在每个晶片上形成焊垫，本专利技术的实施例揭示的是先接合堆叠晶片及下晶片，再形成贯穿该堆叠晶片且深入该下晶片的导电插塞。如此本专利技术的实施例揭示的集成电路装置的制备方法无需在下晶片及堆叠晶片之间形成焊垫，解决了公知技术的焊垫制造相当复杂且昂贵的技术问题。此外，本专利技术的实施例在形成该通孔之前形成该第一导电区块及该第二导电区块(作为该穿硅导电插塞的阻障层及种晶层)。换言之，该阻障层及种晶片形成于具有较小深宽比的凹部中，而不是形成于具有较高深宽比的通孔中，因此在高深宽比的通孔中形成阻障层及种晶片的问题得以解决。上文已相当广泛地概述本专利技术的技术特征，以使下文的本专利技术详细描述得以获得较佳了解。构成本专利技术的权利要求标的的其它技术特征将描述于下文。本专利技术所属
技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本专利技术相同的目的。本专利技术所属
技术人员亦应了解，这类等同建构无法脱离权利要求所界定的本专利技术的精神和范围。附图说明图I及图2为剖视图，例示本专利技术一实施例的硅晶片；图3为剖视图，例示本专利技术一实施例的硅晶片；图4为剖视图，例示本专利技术一实施例的下晶片；图5为剖视图，例示本专利技术一实施例的硅晶片；图6为剖视图，例示本专利技术一实施例的堆叠晶片；图7为剖视图，例示本专利技术一实施例的堆叠晶片接合于下晶片；图8为剖视图，例示本专利技术一实施例的通孔贯穿该堆叠晶片且深入该下晶片；图9为剖视图,例不本专利技术一实施例的导电插塞形成于该通孔的中；图10为俯视图，例示本专利技术一实施例的集成电路装置；图11及图12为剖视图，例示本专利技术一实施例的硅晶片；图13为剖视图，例示本专利技术一实施例的下晶片；图14为剖视图，例示本专利技术一实施例的硅晶片；图15为剖视图，例示本专利技术一实施例的堆叠晶片；图16为剖视图，例示本专利技术一实施例的堆叠晶片；图17为剖视图，例示本专利技术一实施例的通孔贯穿该堆叠晶片且深入该下晶片；以及图18为剖视图，例示本专利技术一实施例的导电插塞形成于该通孔之中。其中，附图标记说明如下IOA下晶片IOB堆叠晶片IlA硅晶片IlB硅晶片13A 第一凹部13B 第二凹部14 基部15A第一介电区块15B第二介电区块16环形侧壁17A第一导电区块17B第二导电区块19A粘着层19B粘着层2IA 载具2IB 载具23粘着层25硬基板27A粘着层27B粘着层29掩模层31 通孔33导电插塞35内连线通道IlOA 下晶片IlOB堆叠晶片IllA 硅晶片IllB 硅晶片113A 凹部113B 凹部115A第一介电区块115B第二介电区块117A第一导电区块117B第二导电区块119B 粘着层12IB 载具127A 粘着层129掩模层131 通孔133导电插塞135A内连线层135B内连线层100集成电路装置200集成电路装置具体实施例方式公开号为US 7，683，459的美国专利文献揭示的技术在每个晶片上形成焊垫，其工艺相当复杂且昂贵；相对地，本专利技术的实施例揭示的先接合堆叠晶片及下晶片，再形成贯穿该堆叠晶片且深入该下晶片的导电插塞。如此，本专利技术的实 施例揭示的集成电路装置的制备方法无需在下晶片及堆叠晶片的间形成焊垫，解决公知技术的焊垫制造相当复杂且昂贵问题。在接合晶片之后，制备该导电插塞必须先彳丁形成具有闻深览比的通孔，在闻深览比的通孔中形成阻障/种晶层，以及在通孔中填入导电材料。为了实现此一技术，必须先行解决的难题在高深宽比的通孔中形成阻障/种晶层。图I至图10例示本专利技术一实施例的集成电路装置100的制备方法。图I及图2为剖视图，例示本专利技术一实施例的硅晶片11A。在本专利技术的一实施例中，首先进行工艺以在该硅晶片IlA之中形成一第一凹部13A，一第一介电区块15A于该第一凹部13A之中，以及一第一导电区块17A于该第一介电区块15A之上,如图2所不。在本专利技术的一实施例中，该第一导电区块17A包含一阻障层及一种晶层，该阻障层包含钛，该种晶层包含铜。图3为剖视图，例示本专利技术一实施例的硅晶片11A。在本专利技术的一实施例中，通过一粘着层19A将一载具21A粘着于该硅晶片IlA之本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：锺瑞萱，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：