晶体管及其形成方法技术

一种晶体管形成方法，包括：提供衬底，所述衬底表面上形成有栅极结构；在所述衬底表面形成含有开口的硬掩膜层，所述硬掩膜层覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧；以所述硬掩膜层为掩膜刻蚀所述衬底，在栅极结构两侧形成沟槽；形成填充满所述沟槽的应力层；在所述应力层表面形成保护层；去除所述硬掩膜层。相应地，本发明专利技术还提供采用上述方法形成的晶体管。通过本发明专利技术所提供的晶体管及其形成方法可以减小应力层在去除硬掩膜层的工艺中的损失，从而提高器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体领域，特别涉及。
技术介绍
通过控制载流子迁移率来提高半导体器件性能是半导体行业中受到广泛关注的技术。在该技术分类中的一个关键要素是控制晶体管器件沟道中的应力。如果可以适当控制应力，提高了载流子(η-沟道晶体管中的电子，P-沟道晶体管中的空穴)迁移率，就能提高驱动电流，因而应力可以极大地提高晶体管的性能。应力衬垫技术在NMOS晶体管上形成张应力衬垫层(tensile stress liner)，在 PMOS晶体管上形成压应力衬垫层(compressive stress liner)，从而增大了 PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来M %的速度提升。因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，所以在PMOS晶体管的源、漏区形成硅锗(SiGe)可以引入硅和锗硅之间晶格失配形成的压应力，进一步提高压应力，提高PMOS晶体管的性能。相应地，在NMOS晶体管的源、漏区形成碳硅(CSi)可以引入硅和碳硅之间晶格失配形成的拉应力，进一步提高拉应力，提高NMOS晶体管的性能。现有技术中，在PMOS晶体管的源漏区域形成锗硅(SiGe)的方法是，提供衬底，所述衬底表面形成有栅极结构；在所述衬底表面形成含有开口的硬掩膜层，所述开口的位置在栅极结构两侧；以所述硬掩膜层为掩膜刻蚀所述衬底，在栅极结构两侧形成沟槽；在所述沟槽内形成硅锗；去除所述硬掩膜层。但是在去除所述硬掩膜层的工艺中，会造成所形成的硅锗的损失，从而影响器件性能。以氮化硅为例，由于氮化硅与现代半导体工艺具有很高的兼容性，所以常被用来形成硬掩膜层，在用热磷酸湿法去除硬掩膜层的时候，会造成在源、漏区硅锗损失，从而影响器件性能。在公开号为CN10143190的中国专利申请中公开了一种通过控制刻蚀工艺控制所形成的沟槽的结构的方法，但是依然没有解决上述问题。
技术实现思路
有鉴于此，本专利技术解决的问题是提供一种可以减小晶体管栅极结构两侧应力层损失的晶体管形成方法。为解决上述问题，本专利技术所提供的晶体管形成方法包括提供衬底，所述衬底表面上形成有栅极结构；在所述衬底表面形成含有开口的硬掩膜层，所述硬掩膜层覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧；以所述硬掩膜层为掩膜刻蚀所述衬底， 在栅极结构两侧形成沟槽；形成填充满所述沟槽的应力层；在所述应力层表面形成保护层；去除所述硬掩膜层。优选地，所述保护层的材料是氧化硅和氧化锗的组合，或是氧化硅、氧化锗、硅锗氧化物的组合。优选地，所述应力层的材料是硅锗。优选地，采用快速热氧化工艺形成所述保护层。优选地，采用炉管氧化工艺形成所述保护层。优选地，形成保护层的工艺的工艺参数是温度700-1150°C，压强IOO-SOOTorr， 通入气体为氧气，气体流量为0. 1-lOOslm。优选地，所述保护层的沉积时间为30-90s。优选地，所述保护层的厚度为14-20埃。优选地，所述硬掩膜层的材料是氮化硅。优选地，去除所述硬掩膜层的工艺是湿法去除工艺。优选地，采用外延工艺形成所述应力层。优选地，形成应力层的外延工艺所采用的反应气体至少包括含硅气体和含锗气体。优选地，所述含硅气体包括硅甲烷、硅乙烷或二氯硅甲烷。优选地，所述含锗气体包括锗烷。相应地，本专利技术还提供采用一种晶体管，本专利技术所提供的晶体管包括衬底，所述衬底表面上形成有栅极结构；位于栅极两侧的沟槽，以及填充满所述沟槽的应力层；位于所述应力层表面的保护层。优选地，对于PMOS晶体管，所述应力层的材料是硅锗。优选地，对于NMOS晶体管，所述应力层的材料是碳硅。优选地，所述保护层通过快速热氧化工艺或者炉管氧化工艺形成。优选地，所述保护层的厚度是14-20埃。与现有技术相比，本专利技术在应力层表面形成保护层，在去除硬掩膜的过程中，所述保护层可以保护应力层，从而减少应力层表面应力材料的损失，从而提高器件的性能。附图说明图1是本专利技术所提供的晶体管形成方法的流程示意图；图2至图7是本专利技术的实施例的示意图。具体实施例方式由
技术介绍
可知，应力衬垫技术是一种有效提高载流子迁移速率从而提高半导体器件性能的手段，在形成应力层的步骤中，需要形成硬掩膜，但是在现有技术中，在去除硬掩膜时容易造成应力层表面的材料的损失，从而影响器件的性能。本专利技术的专利技术人对此问题进行研究，并在本专利技术中提出一种可以在去除硬掩膜时对应力层产生保护，从而减少应力层表面材料损失的晶体管形成方法。图1是本专利技术所提供的晶体管形成方法的流程示意图，包括步骤S101，提供衬底，所述衬底表面上形成有栅极结构；步骤S102，在所述衬底表面形成含有开口的硬掩膜层，所述硬掩膜层覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧；步骤S103，以所述硬掩膜层为掩膜刻蚀所述衬底，在栅极结构两侧形成沟槽；步骤S104，形成填充满所述沟槽的应力层；步骤S105，在所述应力层表面形成保护层；步骤S106，去除所述硬掩膜层。本专利技术在应力层表面形成保护层，在去除硬掩膜的过程中，所述保护层可以保护应力层，从而减少甚至避免应力层表面应力材料的损失，从而提高器件的性能。为了使本领域技术人员更好的理解本专利技术，下面结合附图以及具体实施例对本专利技术进行详细说明。需要说明的是，本专利技术所提供的晶体管形成方法既可以用于形成PMOS晶体管，也可以用于形成NMOS晶体管，在形成PMOS晶体管和形成NMOS晶体管的工艺中，不同之处在于应力层的材料不一样，通过氧化工艺所形成的保护层的材料也不一样。在本实施例中，示例性地以形成PMOS晶体管为例，对本专利技术进行阐述。参考图2，提供衬底100，所述衬底100表面上形成有栅极结构。 所述栅极结构包括栅介质层210和位于所述栅介质层210上的栅极220。所述衬底 100可以是硅、锗硅、绝缘体上硅等，所述衬底100包含隔离结构110，所述隔离结构110可以是氧化硅浅沟槽隔离结构，所述隔离结构110用于隔离半导体衬底表面所形成的器件。 栅介质层210的材料可以是氧化硅或氧化铪等高k介质材料，栅极220的材料可以是掺杂多晶硅、金属、金属硅化物或其他导电材料。参考图3，在所述衬底100表面形成含有开口的硬掩膜层101，所述硬掩膜层101 覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧。所述开口用于在后续工艺中形成应力层。所述硬掩膜层101的材料选择与衬底材料具有较大刻蚀选择比的材料，在本专利技术的实施例中，所述硬掩膜层101的材料是氮化硅。所述硬掩膜层101可以保护栅极结构和形成晶体管源、漏区之外的区域在后续刻蚀形成沟槽的步骤中不被损伤。形成所述硬掩膜层101的步骤包括形成覆盖所述衬底和栅极结构的顶部和两侧的氮化硅层；在所述氮化硅层表面形成含有开口的光刻胶，所述光刻胶的开口位于栅极结构的两侧待形成晶体管源、漏区的位置；以所述光刻胶层为掩膜刻蚀所述氮化硅层直至暴露衬底100，形成硬掩膜层101。在后续形成应力层的工艺中，覆盖所述栅极结构的硬掩膜层101可以保护栅极结构的顶部和两侧不会形成应力层；在后续形成保护层的工艺中，覆盖所述栅极结构的硬掩膜层101可以保护栅极结构表面不会发生氧化反应，从而避免栅极宽度的损失。适当调整硬掩膜层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管形成方法，其特征在于，包括 提供衬底，所述衬底表面上形成有栅极结构；在所述衬底表面形成含有开口的硬掩膜层，所述硬掩膜层覆盖所述栅极结构的顶部和两侧，所述开口位于栅极结构两侧；以所述硬掩膜层为掩膜刻蚀所述衬底，在栅极结构两侧形成沟槽； 形成填充满所述沟槽的应力层； 在所述应力层表面形成保护层； 去除所述硬掩膜层。2.依据权利要求1的晶体管形成方法，其特征在于，所述保护层的材料是二氧化硅和氧化锗的组合，或是氧化硅、氧化锗、硅锗氧化物的组合。3.依据权利要求2的晶体管形成方法，其特征在于，采用快速热氧化工艺形成所述保护层。4.依据权利要求2的晶体管形成方法，其特征在于，采用炉管氧化工艺形成所述保护层。5.依据权利要求3或4的晶体管形成方法，其特征在于，形成保护层的工艺的工艺参数是温度700-1150°C，压强100-800Torr，通入气体为氧气，气体流量为0. 1-lOOslm。6.依据权利要求5的晶体管形成方法，其特征在于，所述保护层的沉积时间为30-90s。7.依据权利要求1的晶体管形成方法，其特征在于，所述保护层的厚度为14-20埃。8.依据权利要求1的晶体管形成方法，其特征在于，所述硬掩膜层的材料...

【专利技术属性】
技术研发人员：陈振兴，叶彬，何有丰，涂火金，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：