集成电路元件与双极结晶体管制造技术

本发明专利技术一实施例提供一种集成电路元件与双极结晶体管。集成电路元件包括：一半导体基板；一鳍状结构，配置于半导体基板上，鳍状结构具有一集极部、一射极部与一基极部，基极部位于集极部与射极部之间，其中：集极部为一第一掺杂区，第一掺杂区包括一第一型掺杂物；射极部为一第二掺杂区，第二掺杂区包括第一型掺杂物；以及基极部为一第三掺杂区，第三掺杂区包括一与第一型掺杂物相反的第二型掺杂物；以及一栅极结构，配置于鳍状结构的基极部上。本发明专利技术实施例能够提高集成电路元件的电流增益，并且特别适合用于系统整合芯片技术。

【技术实现步骤摘要】

本专利技术涉及半导体元件，尤其涉及集成电路元件与双极结晶体管。
技术介绍
一双极结晶体管(bipolar junction transistor, BJT)为一三端元件 (three-terminal 元件)，三端包括一基极端子(base terminal)、一集极端子(collector terminal)、与一射极端子(emitter terminal) 0双极结晶体管是由彼此紧邻且背对背的二 p-n结所构成，且其有一区域为二结共用，双极结晶体管中存在一基极与射极之间的第一结，以及一基极与集极之间的第二结。双极结晶体管的类型可依用以形成双极结晶体管的半导体材料的特性而为p-n-p或n-p-n晶体管。双极结晶体管的端子可分别连接至基极、 集极、与射极。在双极结晶体管中，可借由控制基极与射极端子之间的电压来控制流过射极与集极端子的电流。随着半导体工业进展至纳米技术工艺节点以追求较高的元件密度、较佳的性能、以及较低的制作成本，各种技术已被应用于提升双极结晶体管元件的性能。举例来说，随着沟道长度的尺寸持续地改变，已开始使用增加的重度掺杂与临界电压掺杂。已经知道的是，当改变沟道长度时，要保持高电流增益(current gain)相当困难。虽然现行双极结晶体管元件及其制作方法已逐渐满足预定的用途，但随着元件尺寸持续缩小，已未能完全满足各方面的需求。
技术实现思路
为了克服现有技术存在的缺陷，本专利技术一实施例提供一种集成电路元件，包括一半导体基板；一鳍状结构，配置于半导体基板上，鳍状结构具有一集极部、一射极部与一基极部，基极部位于集极部与射极部之间，其中集极部为一第一掺杂区，第一掺杂区包括一第一型掺杂物，集极部耦接一第一端子，以对集极部施加电偏压；射极部为一第二掺杂区， 第二掺杂区包括第一型掺杂物，射极部耦接一第二端子，以对射极部施加电偏压；以及基极部为一第三掺杂区，第三掺杂区包括一与第一型掺杂物相反的第二型掺杂物，基极部耦接一第三端子，以对基极部施加电偏压；以及一栅极结构，配置于鳍状结构的基极部上，栅极结构耦接一第四端子，以对栅极结构施加电偏压，以使栅极结构控制一通过基极部的电流路径。本专利技术另一实施例提供一种双极结晶体管，包括一半导体基板；一鳍状结构，配置于半导体板上；一第一导电类型的一射极区与一集极区，配置于鳍状结构中；一第二导电类型的一基极区，配置于鳍状结构中并位于射极区与集极区之间，第二导电类型与第一导电类型相反，其中基极区电性连接一端子，以对基极区施加电偏压；以及一栅极结构，配置于基极区上并位于鳍状结构中，栅极结构电容耦接基极区。本专利技术又一实施例提供一种集成电路元件，包括一半导体基板；一绝缘层，配置于半导体基板上；一鳍状结构，配置于绝缘层上，鳍状结构包括一第一掺杂区、一第二掺杂区与一第三掺杂区，第三掺杂区位于第一掺杂区与第二掺杂区之间；一栅极结构，位于鳍状结构的第三掺杂区上，栅极结构横越鳍状结构并分隔第一掺杂区与第二掺杂区，其中第一掺杂区与第二掺杂区是重度掺杂有一第一掺杂类型，第三掺杂区是轻度掺杂有一第二掺杂类型；一第一端子，耦接第一掺杂区；一第二端子，耦接第二掺杂区；一第三端子，耦接第三掺杂区；以及一第四端子，耦接栅极结构，其中对第一端子、第二端子、第三端子或第四端子至少其中之一施加偏压，以使集成电路元件运作的如同希望的晶体管元件一般。本专利技术实施例中，基极区也受限于集极区与射极区，如此一来，可确保基极区的宽度(或厚度)大致上小于基极区的少数载流子的扩散长度，以提升基极-射极的注入效率， 进而提高集成电路元件的电流增益。并且，由于可对端子施加偏压以使其出现各种元件特性，故集成电路元件特别适合用于系统整合芯片技术。附图说明图IA示出本专利技术一实施例的集成电路元件的透视图。图IB示出图IA的集成电路元件的一沟道沿着线段1B-1B的剖面图。图2A示出本专利技术另一实施例的集成电路元件的透视图。图2B示出图2A的集成电路元件的一沟道沿着线段2B-2B的剖面图。图3A示出本专利技术又一实施例的集成电路元件的透视图。图;3B示出图3A图的集成电路元件的一沟道沿着线段!3B-3B的剖面图。图3C示出图3A图的集成电路元件沿着线段3C-3C的剖面图。图4A示出本专利技术另一实施例的集成电路元件的透视图。图4B示出图4A的集成电路元件的一沟道沿着线段4B-4B的剖面图。图4C示出图4A的集成电路元件沿着线段4C-4C的剖面图。图5A示出本专利技术又一实施例的集成电路元件的透视图。图5B示出图5A的集成电路元件的一沟道沿着线段5B-5B的剖面图。图5C示出图5A的集成电路元件沿着线段5C-5C的剖面图。图6示出本专利技术一实施例的集成电路元件的制作流程图。主要附图标记说明200、300、400、500、600 集成电路元件；210 基板(晶片)；212 绝缘层；214 鳍状结构；218 栅极结构；218A、218B、218C、218D 部分；220 基极区；222 集极区；224 射极区；700 制作方法；702、704、706、708、710、712 步骤；C、B、E、G 端子; Lg 长度。具体实施例方式为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附的图，作详细说明如下。下述内容提供许多不同的实施例，或是例子，以实施本专利技术的不同特征。为简洁起见，以下将以特定构件与排列举例说明。当然，在此仅用以作为范例，并非用以限定本专利技术。 举例来说，当以下述及一第一元件形成于一第二元件之上或上时，可包括第一元件与第二元件是直接接触地形成的实施例、以及间隔有其他元件于第一元件与第二元件之间的实施例，如此则第一元件可不与第二元件直接接触。此外，本说明书在不同实施例中可能使用重复的标号和/或标示。此重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例和/或结构之间具有任何关连性。图IA示出本专利技术一实施例的集成电路元件200的局部或整体透视图，图IB示出图IA的集成电路元件200的一沟道沿着线段1B-1B的剖面图。以下将同时讨论图IA与图 1B，并简化图IA与图1B，以有助于较清楚且较佳地了解本专利技术的专利技术概念。如同以下所述的，在所示出的实施例中，集成电路元件200为一鳍式场效晶体管(fin-like filed effect transistor, FinFET)元件，其是用以作为一双极结晶体管元件。因此，可依据如何操作集成电路元件200而将集成电路元件200视为一鳍式场效晶体管元件或是一双极结晶体管元件。在本说明书中，“鳍式场效晶体管元件”一词可为任何以鳍为基础的(fin-based)单或多栅极晶体管。微处理器(microprocessor)、存储器元件(memory cell)、和/或其他的集成电路元件可包括集成电路元件200。在此，已简化图IA与图1B，以有助于较清楚且较佳地了解本专利技术的专利技术概念。可将另外的结构加入集成电路元件200中，且在其他实施例中， 可取代或是删除集成电路元件200的部分结构。集成电路元件200包括一基板(晶片)210。基板210为一块状硅基板 (bulk silicon substrate)。或者是，基板210包括一元素态半导体(elementary semi conductor)本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈家忠，周淳朴，袁锋，刘莎莉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：