使用穆勒C元件的无假信号时钟切换电路制造技术

本发明专利技术涉及使用穆勒C元件的无假信号时钟切换电路，包括第一和第二时钟线，第一和第二选择线，第一到第四穆勒C元件.穆勒C元件连接到时钟线和选择线及第一和第二逻辑门。第一和第二延迟单元连接到时钟线和第二与第四穆勒C元件。第一AND门连接到第一时钟线、第一穆勒C元件的输出和第一延迟单元。第二AND门连接到第二延迟单元、第三穆勒C元件和第二时钟线，而OR门连接到第一和第二AND门。

【技术实现步骤摘要】

本专利技术针对集成电路组件，具体而言，针对一种使用穆勒(Muller)C元件的时钟切换电路.
技术介绍
在具有多个时钟的集成电路(IC)中，提供了一种切换电路。最常规的切换电路包括多个触发器，其以晶体管形式耗费了大量电路板面积(或芯片面积).另外，这种电路在一个时钟停止时通常不能完成切换功能.因此，希望提供一种时钟切换电路，其使用较少的晶体管，从而耗费较小的空间，即使一个时钟停止时也可以完成切换，并且易于扩展以容纳更多的时钟。附图说明借助附图中所示的其实施例示例性而非限制性地示出了本专利技术，在附图中，相似的附图标记指示相似的要素.出于简单和清楚示出了图中的要素，但不一定按照比例绘制.值得注意地，相对于某些水平尺寸夸大了某些垂直尺寸。在附图中：图1是根据本专利技术的第一优选实施例的时钟切换电路的示意性电路图；图2A是传统穆勒C元件的示意性电路图；图2B是可适用于图2A的穆勒C元件的逻辑值表；图3是用于图1的时钟切换电路中的延迟单元的示意性电路图；图4是根据本专利技术的第二优选实施例的时钟切换电路的示意性电路图；及图5是根据本专利技术的第三优选实施例的时钟切换电路的示意性电路图。具体实施方式在一个实施例中，本专利技术提供了一种时钟切换电路，包括：第一时钟线，提供第一时钟信号；第二时钟线，提供第二时钟信号；第一选择线，提供第一选择信号；第二选择线，提供第二选择信号；第一穆勒C元件，在其输入连接到第一时钟线和第一选择线；第二穆勒C元件，在其输入连接到第一选择线和第一逻辑门的输出；第三穆勒C元件，在其输入连接到第二选择线和第二逻辑门的输出；第四穆勒C元件，在其输入连接到第二选择线和第二时钟线；第一延迟单元，在其输入连接到第一时钟线和第二穆勒C元件的输出；第二延迟单元，在其输入连接到第三穆勒C元件的输出和第二时钟线；第一AND门，在其输入连接到第一时钟线、第一穆勒C元件的输出和第一延迟单元的输出；第二AND门，在其输入连接到第二延迟单元的输出、第四穆勒C元件的输出和第二时钟线；及OR门，在其输入连接到第一和第二AND门的输出，并在其输出提供输出时钟信号.第一选择信号用于将第一时钟信号选择为输出时钟信号，第二选择信号用于将第二时钟信号选择为输出时钟信号.在另一个实施例中，本专利技术提供了一种时钟切换电路，包括：多条时钟线，每一条时钟线都提供各自的时钟信号；OR门，提供输出时钟信号；多条选择线，每一条选择线都对应于多条时钟线中各自的一条时钟线，并提供选择信号，用于将相应的时钟信号选择为输出时钟信号；及多个时钟选择模块。每一个时钟选择模块都包括第一穆勒C元件，其输入连接到相应的时钟线和相应的选择线，及第二穆勒C元件，其输入连接到相应的选择线和第一AND门的输出。第一AND门的一个输入连接到相应的选择线，在另一个输入接收OR门的输出的反相值.延迟单元的输入连接到相应的时钟线和第二穆勒C元件的输出.第二AND门的输入连接到相应的时钟线、第一穆勒C元件的输出和延迟单元的输出。第二AND门的输出连接到OR门的输入。选择参考附图，其中，在几个附图通篇中相同的附图标记用于标明相同的组件，图1中显示了根据本专利技术的时钟切换电路10的第一实施例。图1中的电路10包括第一时钟线12和第二时钟线14，其分别提供第一和第二时钟信号clk1、clk2。但应理解，电路10可以包括多于两条时钟线，例如图5中所示的.电路10还包括第一选择线16和第二选择线18，其分别提供第一和第二选择信号select1、select2.在图1所示的实施例中，第二选择线18是反相器20的输出，反相器20在其输入连接到第一选择线16.因而，实施例中所示的第二选择信号select2是第一选择信号select1的反相形式。但这个结构可以反过来，或者第一和第二选择信号select1、select2可以是分离且独立的信号。第一和第二选择信号select1、select2用于选择相应的第一或第二时钟信号clk1、clk2，以便用作在电路10的输出22的输出时钟信号out_clk.电路10还包括多个穆勒C元件24、26、28、30.在图2A中显示了常规穆勒C元件设计。穆勒C元件接收两个输入A、B，二者都馈送到构成上拉网络的各自的p型金属氧化物半导体(PMOS)晶体管M0、M1和构成下拉网络的各自的n型(NMOS)晶体管M2、M3。在网络之间的节点输出到具有反相器11的锁存器，反相器11耦合到穆勒C元件的输出Z，并与弱反相器13并联连接.但穆勒C元件的其它设计也可以适于本专利技术，包括具有复位能力等的设计.图2B显示了用于穆勒C元件的输入A、B和输出Z的常规逻辑表.如果输入A、B为低，输出Z也为低.如果输入A、B都为高，输出Z也为高.如果输入A、B不同，输出Z就保持其当前状态.再次参考图1，第一穆勒C元件24的输入连接到第一时钟线12和第一选择线16.第二穆勒C元件26的输入连接到第一选择线16和第一逻辑门32的输出.在图1所示的实施例中，第一逻辑门32优选地是NOR门，其输入连接到第二选择线18和第二时钟线14.第二穆勒C元件26的输出连接到第一延迟单元34的输入D，第一延迟单元34的另一个输入连接到第一时钟线12.延迟单元34可以将从第二穆勒C元件26接收的信号的上升沿延迟到第一时钟信号clk1的下降沿.图3中显示了第一延迟单元34的示例性实施例.第一延迟单元34优选地包括第一延迟穆勒C元件36，其输入连接到第二穆勒C元件26的输出和第一时钟线12.第一延迟单元34的延迟反相器38也在其输入连接到第一时钟线12.第一延迟穆勒C元件36和延迟反相器38的产生的输出可以连接到第二延迟穆勒C元件40的输入，第二延迟穆勒C元件40的输出充当第一延迟单元34的输出.第一AND门42的输入连接到第一时钟线12、第一穆勒C元件24的输出和第一延迟单元34的输出.第一和第二穆勒C元件24、26、第一逻辑门32、第一延迟单元34和第一AND门42优选地共同构成时钟切换“模块”，用于选择第一时钟信号clk1。电路10中还提供了用于第二时钟信号clk2的时钟切换模块。第三穆勒C元件28的输入连接到第二时钟线14和第二选择线18.第四穆勒C元件30的输入连接到第二选择线18和第二逻辑门33的输出。与第一逻辑门32一样，本实施例中的第二逻辑门33优选地是NOR门，尽管其输入连接到第一选择线16和第一时钟线12.第四穆勒C元件30的输出连接到第二延迟单元44的输入D，其另一个输入连接到第二时钟线14.第二延迟单元44优选地具有与第一延迟单元34相同的结构，如图3中所示的.第二AND门46的输入连接到第二时钟线14、第三穆勒C元件28的输出和第二延迟单元44的输出.第一和第二AND门42、46的输出连接到OR门48的输入，OR门48在电路输出22提供输出时钟信号out_clk。现在参考图4，显示了时钟切换电路的第二实施例.第二实施例类似于上述的第一实施例。相似的附图标记用于相似的要素，除了将百位数字用于第二实施例.因此，省略了第二实施例的完整说明，仅说明区别.在图4所示的时钟切换电路110的实施例中，第一逻辑门132是AND门，而不是如图1所示的NOR门.第一逻辑门132本文档来自技高网...

【技术保护点】
一种时钟切换电路，包括：提供第一时钟信号和第二时钟信号的第一时钟线和第二时钟线；提供第一选择信号和第二选择信号的第一选择线和第二选择线；第一穆勒C元件，在其输入连接到第一时钟线和第一选择线；第二穆勒C元件，在其输入连接到第一选择线和第一逻辑门的输出；第三穆勒C元件，在其输入连接到第二选择线和第二时钟线；第四穆勒C元件，在其输入连接到第二选择线和第二逻辑门的输出；第一延迟单元，在其输入连接到第一时钟线和第二穆勒C元件的输出；第二延迟单元，在其输入连接到第四穆勒C元件的输出和第二时钟线；第一AND门，在其输入连接到第一时钟线、第一穆勒C元件的输出和第一延迟单元的输出；第二AND门，在其输入连接到第二延迟单元的输出、第三穆勒C元件的输出和第二时钟线；及OR门，在其输入连接到第一AND门的输出和第二AND门的输出，并在其输出提供输出时钟信号，其中，第一选择信号用于将第一时钟信号选择为输出时钟信号，而第二选择信号用于将第二时钟信号选择为输出时钟信号。

【技术特征摘要】
1.一种时钟切换电路，包括：提供第一时钟信号和第二时钟信号的第一时钟线和第二时钟线；提供第一选择信号和第二选择信号的第一选择线和第二选择线；第一穆勒C元件，在其输入连接到第一时钟线和第一选择线；第二穆勒C元件，在其输入连接到第一选择线和第一逻辑门的输出；第三穆勒C元件，在其输入连接到第二选择线和第二时钟线；第四穆勒C元件，在其输入连接到第二选择线和第二逻辑门的输出；第一延迟单元，在其输入连接到第一时钟线和第二穆勒C元件的输出；第二延迟单元，在其输入连接到第四穆勒C元件的输出和第二时钟线；第一AND门，在其输入连接到第一时钟线、第一穆勒C元件的输出和第一延迟单元的输出；第二AND门，在其输入连接到第二延迟单元的输出、第三穆勒C元件的输出和第二时钟线；及OR门，在其输入连接到第一AND门的输出和第二AND门的输出，并在其输出提供输出时钟信号，其中，第一选择信号用于将第一时钟信号选择为输出时钟信号，而第二选择信号用于将第二时钟信号选择为输出时钟信号。2.根据权利要求1所述的时钟切换电路，其中：第一逻辑门是AND门，在一个输入连接到第一选择线，在另一个输入接收OR门的输出的反相值，及第二逻辑门是AND门，在一个输入连接到第二选择线，在另一个输入接收OR门的输出的反相值。3.根据权利要求2所述的时钟切换电路，还包括：第三时钟线，提供第三时钟信号；第三选择线，提供第三选择信号，用于将第三时钟信号选择为输出时钟信号；第五穆勒C元件，在其输入连接到第三时钟线和第三选择线；第六穆勒C元件，在其输入连接到第三选择线和第三逻辑门的输出，第三逻辑门是AND门，在一个输入连接到第三选择线，并在另一个输入接收OR门
\t的输出的反相值；第三延迟单元，在其输入连接到第三时钟线和第六穆勒C元件的输出；及第三AND门，在其输入连接到第三时钟线、第五穆勒C元件的输出和第三延迟单元的输出，第三AND门的输出连接到OR门的输入。4.根据权利要求1所述的时钟切换电路，其中，第一延迟单元包括：第一延迟穆勒C元件，在其输入连接到第二穆勒C元件的输出和第一时钟线，及...

【专利技术属性】
技术研发人员：田朝轩，程志宏，眭志凌，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US