用于多元件系统的时钟系统技术方案

一个时钟模块在与总线时钟信号的生成相结合的情况下运行，进而组成一个模块时钟的联合，并用它来提供一个在总线时钟速度下运行，用于在处理模块间传递数据的足够安全的边界。在优选的实施方案中，一个系统时钟生成总线时钟和采样时钟，该采样时钟相对于总线时钟有一个预置相位关系。在每个处理模块所需频率下的基本时钟以传统的方式生成，依据本发明专利技术，通过对采样时钟的采样为每个通讯处理模块生成采样时钟模块。通过用与总线时钟有预置相位关系的采样模块对基本时钟的采样，每个模块时钟就与总线时钟有一个预置的相位关系。通过正确选择预置的相位关系，就可以实现最佳的数据传输速率。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及本专利技术涉及电子系统领域，特别是包含有多个时钟元件或模块元件的系统。2．相关技术描述大规模系统通常都有多个元器件，并通过一条公共总线进行通讯。在传统的总线系统中，提供一个总线时钟以同步模块间的通讯。即，模块间稳定的总线通讯要求在通讯实际发生的时刻，通讯的数据是稳定的。总线时钟用来标识这些稳定的通讯时刻。传统上，一个模块在通讯时刻之前要有充裕的时间向总线写入数据，以保证通讯开始时，数据的稳定性，同样一个模块依据总线时钟转换的标识，在通讯时刻开始时，从总线读入数据。由于传输延迟，器件延迟等情况，模块读入数据的实际时间与总线时钟转换发生的时刻不会精确同步，因此，写模块必须在时钟转换前或后的一些指定的容差段内维持数据的稳定性，而且在此时其它的模块都不可以初始化写入总线，例如，在预期下一个总线时钟转换的时候，在指定的容差段内。每个从总线读入数据的模块也必须在这个容差段内完成读的操作。一般地，总线时钟转换前或后的容差段的宽度限制了总线时钟转换发生的速率，从而限制了通过总线的数据传输率。然而，压缩容差段需要更紧凑的设计和制造工艺，以保证模块符合更紧凑的限制，这样就提高了模块的本文档来自技高网...

【技术保护点】
一种处理系统（１００），包括： 多个处理模块（１３１－１３３），多个处理模块（１３１－１３３）中的每个处理模块响应一个模块时钟信号（１２１－１２３），并依靠一个总线时钟信号进行数据通讯，和 一个时钟模块，包括 一个提供与总线时钟信号（１２５）有相对固定相位的采样时钟信号（２４１）的相移器（２４０）， 多个时钟的采样器，每个时钟采样器根据采样时钟信号（２４１）对相应的基本时钟信号（２８１－２８３）采样，为每个相应的通讯处理模块生成模块时钟信号（１２１－１２３），模块时钟信号（１２１－１２３）与总线时钟信号有一个预置的相位关系。

【技术特征摘要】
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【专利技术属性】
技术研发人员：RH詹森，M加特兰，T奥德怀尔，
申请(专利权)人：皇家菲利浦电子有限公司，
类型：发明
国别省市：NL[荷兰]