本发明专利技术揭示可包含通过直通硅通孔彼此连接的多个经堆叠的存储器装置裸片及一个逻辑裸片的存储器系统、系统及方法。一个此类逻辑裸片包含产生对应于写入数据的错误检验代码的错误代码产生器。将所述错误检验代码存储于所述存储器装置裸片中且随后将其与从随后从所述存储器装置裸片读取的数据产生的错误检验代码进行比较。在所述代码不匹配的情况下，可产生错误信号。所述逻辑裸片可含有记录从其读取所述数据的地址的控制器。所述控制器或存储器存取装置可将存取重新引导到所述存储器装置裸片的所述所记录地址处。所述控制器还可检查导致产生错误信号的地址或数据以识别所述直通硅通孔中的故障。
【技术实现步骤摘要】
【国外来华专利技术】
此专利技术涉及存储器装置，且更特定来说，在一个或一个以上实施例中涉及通过用 冗余存储器单元取代有缺陷的存储器单元来修补存储器装置中的有缺陷的存储器单元。
技术介绍
随着所有类型的存储器装置的演进，已在改善其各个方面的性能方面做出了连续 进展。举例来说，存储器装置的存储容量已连续以几何比例增加。此所增加的容量外加含有 存储器装置的电子系统的在几何学上较高的操作速度已使高存储器装置带宽越来越关键。 其中存储器装置(例如，动态随机存取存储器(“DRAM”)装置)需要较高带宽的一个应用 是其用作计算机系统中的系统存储器。由于处理器的操作速度已增加，因此处理器能够以 相应较高速度读取及写入数据。然而，常规DRAM装置常常不具有用于以所述较高速度读取 及写入数据的带宽，因而减慢常规计算机系统的性能。此问题因朝向多核处理器及多个处 理器计算机系统的趋势而加剧。当前估计，作为高端服务器操作的计算机系统因系统存储 器装置的有限数据带宽而每4个时钟循环中就空闲多达3个时钟循环。实际上，作为系统 存储器操作的DRAM装置的有限带宽可将计算机系统的性能减小到低达其原本将能够达到 的性能的10%。已做出各种尝试来增加存储器装置的数据带宽。举例来说，已使用较宽内部数据 总线来将数据传送到具有一较高带宽的阵列及从具有一较高带宽阵列传输数据。然而，如 此做通常需要在存储器装置接口处串行化写入数据及并行化读取数据。另一方法是简单地 按比例增加存储器装置的大小或相反缩小其特征大小，但出于各种原因，缩放比例不能够 跟上对较高数据带宽的要求的几何增加。也提出以下建议将数个集成电路存储器装置堆 叠于相同封装中，但如此做可能产生大量其它必须克服的问题。增加存储器容量以达成较高存储器带宽的一个潜在问题是至少一些存储器单元 将具有缺陷的较高可能性。如所属
中所众所周知，存储器装置在制造时或使用后 通常具有至少一些有缺陷的存储器单元。这些有缺陷的存储器装置传统上通过用冗余存储 器单元替代所述有缺陷的存储器单元来修补。通常，此类修补通过用一个冗余存储器单元 行替代一个含有一个或一个以上有缺陷的存储器单元或相关联电路的行或通过用一个冗 余存储器单元列替代一个含有一个或一个以上有缺陷的存储器单元或相关联电路的列来 实现。然而，极大地增加存储器容量可使得更难以通过用冗余存储器单元替代有缺陷的存 储器单元来修补存储器装置。因此，存在对一种最小化因极大地增加存储器装置的数据带宽而引起的问题及限 制的方法及设备的需要，例如对修补含有有缺陷的存储器单元的存储器装置的需要。附图说明图1是包含根据本专利技术实施例的存储器装置的计算机系统的框图。图2是根据本专利技术实施例的存储器装置的框图。图3是根据本专利技术实施例的存储器装置更详细框图。图4是可用于图3的存储器装置中的有缺陷的存储器单元修补系统的实施例的框 图。图5是根据本专利技术实施例显示由处理器或其它装置执行以通过分别用冗余行或 列替代含有存储器单元的行或列来修补存储器单元的过程的流程图。图6是显示由处理器或其它装置执行以修补存储器装置失灵的过程的流程图，所 述存储器装置失灵可由将经堆叠的存储器裸片彼此连接且连接到逻辑裸片的故障直通硅 通孔产生。具体实施例方式图1中显示包含根据本专利技术实施例的高容量高带宽存储器装置10的计算机系统， 其经由被划分成下游线路及单独上游线路(图1中未显示)的相对窄高速总线14连接到 处理器12。存储器装置10包含堆叠于彼此顶部上的4个DRAM裸片20、22、对、26，所述4 个DRAM裸片可彼此相同。虽然存储器装置10包含4个DRAM裸片20、22、对、26，但所述存 储器装置的其它实施例可使用更大或更小数目的DRAM裸片。DRAM裸片20、22、24、沈堆叠 于充当与处理器12的接口的逻辑裸片30的顶部上。逻辑裸片30可在存储器装置10中实 施各种功能，例如限制必须在DRAM裸片20、22、M、26中实施的功能数目。举例来说，逻辑 裸片30可执行存储器管理功能，例如对DRAM裸片20、22、24J6中存储器单元的功率管理 及刷新。在一些实施例中，逻辑裸片30可实施测试及/或修补能力，且其可执行错误检验 及校正(“ECC”)功能。DRAM裸片20、22、24J6通过相对宽的总线34彼此连接且连接到逻辑裸片30。总 线；34可借助直通硅通孔(“TSV”)实施，所述直通硅通孔包括在DRAM裸片20、22、MJ6上 的相同位置处至少部分地延伸通过所述DRAM裸片的大量导体且连接到形成于裸片20、22、 24,26上的相应导体。在一个实施例中，DRAM裸片20、22、M、26中的每一者均被划分成16 个自主分区，所述自主分区中的每一者均可含有2或4个独立存储器库。在此情况下，可针 对读取及写入操作独立地存取每一裸片20、22、MJ6的堆叠于彼此顶部上的分区。每一组 16个经堆叠的分区可称为“存储库”。因此，存储器装置10可含有16个存储库。如图2中所示，在一个实施例中，总线34被划分成16个36位双向子总线38a到 38p，其中所述16个36位子总线中的每一者均耦合到相应存储库中的4个分区。所述子总 线中的每一者将32个数据位及4个ECC位耦合于逻辑裸片30与DRAM裸片20、22、24J6 之间。然而，经堆叠的DRAM裸片20、22、对、26的数目，每一 DRAM裸片中的分区的数目、每 一分区中的库的数目及子总线38a到38p中的每一者中的位的数目可根据需要变化。将处 理器12连接到所述逻辑裸片的相对窄的高速总线14被划分成4个16位下游线路40a到 40d及4个单独16位上游线路4 到42d。4个下游线路40a到40d可连接到如图1中所 示的单个处理器12 (其可为多核处理器)、连接到多个处理器(未显示)或连接到如存储器 控制器的某一其它存储器存取装置。4个下游线路40a到40d可彼此独立地操作以使得包 在不同时间经由线路40a到40d耦合且耦合到相同或不同存储库。如下文更详细地解释，由逻辑裸片30执行的功能中的一者是将从DRAM裸片20、 22,24,26耦合的读取数据位串行化成经由总线14的上游线路4 到42d中的一者的16个并行位中的每一者耦合的16个串行数据位串行流。类似地，逻辑裸片30可执行并行化经 由总线14的16位下游线路40a到40d中的一者耦合的16个串行数据位以获得256个并 行数据位的功能。然后，逻辑裸片30经由32位子总线38a到38p中的一者以8位串行流 耦合所述256个位。然而，其它实施例可使用不同数目的具有不同宽度的线路40、42或不 同数目的具有不同宽度的子总线38a到38p，且其可耦合具有不同结构的数据位。如所属领 域的技术人员将了解，多个DRAM裸片的堆叠产生具有极大容量的存储器装置。另外，使用 连接DRAM裸片的极宽总线允许数据以极高带宽耦合到所述DRAM裸片及从其耦合。图3中显示根据本专利技术实施例的逻辑裸片30连接到处理器12及DRAM裸片20、22、 24,26.如图3中所示，4个下游线路40a到40d中的每一者均连接到相应链路接口 50a到 50d。每一链路接口 50a到50d均包含并行化器M，所述并行化器将16位线路40a到40d 中的每一者本文档来自技高网...
【技术保护点】
一种存储器装置系统，其包括： 多个经堆叠的存储器装置裸片，其经由多个导体彼此连接，所述存储器装置中的每一者均含有多个存储器单元； 逻辑裸片，其经由多个导体耦合到所述存储器装置裸片，所述逻辑裸片可操作以将数据写入到所述存储器装置裸片及从其读取数据，所述逻辑裸片包含错误检验系统，所述错误检验系统包括： 错误代码产生器，其经耦合以接收写入到所述存储器装置裸片中的至少一者的数据，所述错误代码产生器可操作以产生且存储对应于待写入到所述存储器装置裸片中的至少一者中的地址的数据的错误检验代码，所述错误代码产生器可进一步操作以接收从所述存储器装置裸片中的至少一者中的地址读取的数据且产生对应于所述所接收数据的错误检验代码；及 错误比较器，其经耦合以接收所述所存储的对应于写入到所述存储器装置裸片中的至少一者中的读取地址的数据的错误检验代码及所述所产生的对应于从所述存储器装置裸片中的至少一者中的所述读取地址读取的所述数据的错误检验代码，所述错误比较器可操作以在所存储的对应于从所述读取地址读取的所述数据的错误检验代码不匹配对应于所述所接收数据的所述所产生错误代码时指示错误。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：保罗·A·拉伯奇，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US
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