混合式自我测试电路结构制造技术

本发明专利技术公开一种混合式自我测试电路结构，具有复数个输入端与复数个输出端，用以测试复数个内存单元，其中，该电路结构包含第一阶功能单元，根据来自外部的一外部控制信号，用以使得与该第一阶功能单元电连接的复数个第一输出端分别地输出一输出信号；复数个第二阶功能单元，接收该输出信号并根据该输出信号对应地产生一测试信号，并输出至这些内存单元；并列式接口并列地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间；以及串行式接口串行地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间。

【技术实现步骤摘要】

本专利技术涉及一种记忆单元的自我测试电路结构，特别的是，涉及一种同时地具有并列式接口与串行式接口的电连接多阶层功能单元的混合式自我测试电路结构。
技术介绍
公知技术中，采用并列式内嵌式自我测试电路架构对内存单元进行测试，其中，需使用大量的控制信号线以及数据总线线以作为信号传递、指令下达或工作操作之用。然而， 上述并列式的架构，虽然达到在每一个频率周期内送出存取指令，进而对内存单元进行全速的测试，但是当待测试内存单元数量较多时，则这些控制信号线与数据总线线会造成芯片设计时绕线面积的大幅增加，而此增加的部份会造成成本的上升，特别是在< 65nm的先进工艺中，其绕线面积增加的速度更加显著，并造成成本的大量增加。为解决上述的问题，在一些技术中采用串行式的方式用以解决绕线面积增加的问题，进而达成成本的降低，例如使用IEEE 1149.1或IEEE 1500的串行式标准，然而，虽然降低绕线的面积，但因为采用串行式的方式，故同样在并列式中一个频率周期期间所能执行完成的指令，在串行式中则需要以多个频率周期，才能达成完整指令或数据的传送，如此会造成测试时间显著的增加，亦即时间成本的增加，且该增加使得自我测试电路无法支持全速的测试功能，而全速测试是测试内存单元错误涵盖率的重要关键，若仅采用串行式的方式进行测量，虽解决绕线成本，但并无法对内存单元进行有效地测量。
技术实现思路
本专利技术一个目的在于提出一种混合式自我测试电路结构，其同时借由并列式接口与串行式接口(或称序列式接口)电连接在η个阶层功能单元之间，用以提供在基板上电路布线布局的最佳化，并且在进行测试内存单元时，达成具有测试、诊断与修复的高效率。本专利技术另一目的在于提出一种混合式自我测试电路结构，其同时借由并列式接口、串行式接口或者菊链式接口串行的方式电连接在η个阶层功能单元之间或同一阶层， 用以提供在基板上电路布线布局的最佳化，并且在进行测试内存单元时，达成具有测试、诊断与修复的高效率。本专利技术再一目的在于提出一种混合式自我测试电路结构，其设置在该电路结构内 η个阶层功能单元彼此之间以并列式接口、串行式接口、菊链式接口或至少前述至少二者组合的电连接方法，用以提供在基板上电路布线布局的最佳化，并且在进行测试内存单元时， 达成具有测试、诊断与修复的高效率。为达上述目的及其它目的，本专利技术提出一种混合式自我测试电路结构，具有复数个输入端与复数个输出端，用于测试复数个内存单元，其包含第一阶功能单元、复数个第二阶功能单元、并列式接口与串行式接口。该第一阶功能单元电连接这些输入端的至少其一与这些输出端的至少其一，且该第一阶功能单元具有复数个第一输出端，并根据来自这些输入端的一外部控制信号，用以使得这些第一输出端输出一输出信号；这些第二阶功能单元分别地具有复数个第二输入端，用以接收该输出信号，而这些第二阶功能单元根据该输出信号对应地产生一测试信号，且该测试信号通过与这些第二阶功能单元电连接的这些输出端的至少其一输出至这些内存单元；该并列式接口并列地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号并列地传送至这些第二阶功能单元；以及该串行式接口串行地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号串行地传送至这些第二阶功能单元。与公知技术比较，本专利技术的混合式自我测试电路结构可借由并列式接口与串行式接口的混合架构，用以达成在芯片上电路布线布局时，有效地减少所需绕线面积，而且也在对内存单元进行测试时，提供高速的测试与诊断，进而诊断出有异常信号的该内存单元并进行修复，且使得该测试电路对该内存单元的测试成本降至最低等功效。附图说明图1是本专利技术一个实施例的混合式自我测试电路结构的方块图示意图；图2是本专利技术第二阶功能单元的至少其一部份彼此以菊链(daisy chain)式接口进行电连接；图3是本专利技术以多阶功能单元的方式进行电连接；图4是本专利技术另一实施例的混合式自我测试电路结构的串行与并列混合式二阶层架构示意图；图5是本专利技术另一实施例的混合式自我测试电路结构的串行式接口、菊链式接口与并列式接口混合式二阶层架构示意图；图6是本专利技术另一实施例的混合式自我测试电路结构的串行与并列混合式三阶层架构示意图；图7是本专利技术串行与并列混合式三阶层架的另一实施例；图8是本专利技术串行式接口、菊链式接口与并列混合式三阶层架构示意图；以及图9是本专利技术串行式接口、菊链式接口与并列式接口混合式三阶层架构的另一实施例示意图。主要组件符号说明10混合式自我测试电路102a、102b、102c 输入端104a、104b、l(Mc 输出端202a、202b内存单元106第一阶功能单元108a、10 第二阶功能单元IOSb1UOSb2 第二阶功能单元108a-l l(^b-k 第二阶功能单元IHa-I 114b_k 第三阶功能单元110并列式接口112串行式接口FIT第一输入端4FOT第一输出端ECS外部控制信号OS输出信号SIT第二输入端SOT第二输出端TS测试信号RS结果信号具体实施例方式为充分了解本专利技术的目的、特征及功效，现借由下述具体的实施例，并配合所附的 图形，对本专利技术做详细说明，说明如后參考图1，是本专利技术一个实施例的混合式自我测试电路结构的方块图示意图。在本 实施例中，混合式自我测试电路10具有输入端10 102c与输出端l(Ma l(Mc，其用于 测试内存单元20加、202ヒ。其中，该混合式自我测试电路10又包含第一阶功能単元106、第 ニ阶功能単元108a、108b、并列式接ロ 110与串行式接ロ 112。该第一阶功能単元106分別 地具有第一输出端FOT，且通过这些输入端10 接收来自外部的一外部控制信号ECS，而该 第一阶功能単元106再根据该外部控制信号ECS用以产生并输出一输出信号OS。其中，该 外部控制信号ECS (或可称为指令或算法)可为外部控制信号与外部数据信号，其分別用以 传送控制信号与数据信号，而该控制信号也可包含读取控制信号、写入控制信号、同步信号 或芯片选择信号等，而数据信号也包含内存寺址信号与数据测试信号等。该第二阶功能单 元108a、108b分別地具有第二输入端SIT，该第二阶功能単元108a、108b可根据该输出信号 OS对应地产生测试信号TS，而该测试信号TS再通过该输出端104b、l(Mc输出至该内存单 元20加、202ヒ以进行对内存单元20加、202ヒ的测试。该并列式接ロ 110并列地设置在该第 一阶功能単元106与该第二阶功能単元108a、108b的至少其一之间，用以提供该输出信号 OS并列地传送至该第二阶功能単元108a、108b。该串行式接ロ 112串行地设置在该第一阶 功能単元106与该第二阶功能単元108a、108b的至少其一之间，用以提供该输出信号OS串 行地传送至该第二阶功能単元108a、108b。再者，该第一阶功能単元106与该第二阶功能単元108a、108b更分别地包含第一 输入端FIT与第二输出端SOT。内存单元根据该测试信号TS，对应产生一结果信号RS，且该 结果信号RS通过该混合式自我测试电路10的该输入端102b、102c传送至该第二阶功能单 元108a、108b，且再借由该第二阶功能単元108本文档来自技高网...

【技术保护点】
１．一种混合式自我测试电路结构，具有复数个输入端与复数个输出端，用于测试复数个内存单元，其特征在于，其包含：一第一阶功能单元，电连接这些输入端的至少其一与这些输出端的至少其一，且该第一阶功能单元具有复数个第一输出端，并根据来自这些输入端的一外部控制信号，用以使得这些第一输出端输出一输出信号；复数个第二阶功能单元，分别地具有复数个第二输入端，用以接收该输出信号，而这些第二阶功能单元根据该输出信号对应地产生一测试信号，且该测试信号通过与这些第二阶功能单元电连接的这些输出端的至少其一输出至这些内存单元；一并列式接口，并列地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号并列地传送至这些第二阶功能单元；以及一串行式接口，串行地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号串行地传送至这些第二阶功能单元。

【技术特征摘要】

【专利技术属性】
技术研发人员：邢育肇，邓力铭，
申请(专利权)人：厚翼科技股份有限公司，
类型：发明
国别省市：71