非易失性存储器件及其操作方法技术

本发明专利技术公开了一种非易失性存储器件，包括：多个存储块；多个擦除检测单元，分别设置在所述多个存储块处，并被配置为各自检测相应的存储块的擦除；以及控制单元，被配置为当在存储块上执行的擦除操作的次数大于基准值时，确定所述存储块是坏块，其中在存储块上执行的擦除操作的次数是由相应的擦除检测单元检测的。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及用于提高非易失性存储器件的可靠性的技术。
技术介绍
根据断电时数据是否被保留，存储器件划分为易失性存储器件和非易失性存储器件。易失性存储器件是一种断电时数据就丢失的存储器件。易失性存储器件的例子包括 DRAM和SRAM。非易失性存储器件是一种即使断电也维持储存的数据的存储器件。非易失性存储器件的例子包括快闪存储器件。非易失性存储器件的主要操作是擦除操作、读取操作和编程操作。当对非易失性存储器件上反复地执行擦除操作和编程操作时，非易失性存储器件的物理特性退化，并且存储器单元的可靠性降低。因此，这样的一种技术是有用的，即从非易失性存储器件的存储器单元中选择被反复执行擦除操作和编程操作的存储器单元，并对退化的存储器单元进行管理使其不被使用。
技术实现思路
本专利技术的一个实施例涉及一种非易失性存储器件，所述非易失性存储器件检测每个存储块中的擦除操作的次数，擦除操作是以存储块为单位进行的，当存储块的擦除操作的次数超过基准值时，将所述存储块视为坏的存储块，从而提高了非易失性存储器件的可靠性。根据本专利技术的一个实施例，提供了一种非易失性存储器件，包括多个存储块；多个擦除检测单元，所述多个擦除检测单元分别设置在所述多个存储块处，并被配置为各自检测相应的存储块的擦除；以及控制单元，所述控制单元被配置为当在所述多个存储块中的存储块上执行的擦除操作的次数大于基准值时，确定所述存储块是坏的存储块，其中在所述存储块上执行的擦除操作的次数是由相应的擦除检测单元检测的。擦除检测单元可以各自检测相应存储块的字线上的擦除电压的施加。根据本专利技术的另一个实施例，提供了一种操作非易失性存储器件的方法，包括以下步骤在从多个存储块中选出的存储块上执行擦除操作；确定在所述存储块上执行的擦除操作的次数；以及当在所述存储块上执行的擦除操作的次数大于基准值时，确定所述存储块是坏的存储块。所述确定擦除操作次数的步骤包括以下步骤当在所述存储块的字线上施加擦除电压并在所述存储块的阱区上施加擦除偏压时，将检测信号激活；储存所述检测信号；以及对所述储存的检测信号的逻辑值的改变的次数进行计数。 附图说明图1是根据本专利技术的一个实施例的非易失性存储器件的结构图。图2是根据本专利技术的一个实施例的图1所示的擦除检测单元的结构图。图3是描述根据本专利技术的一个实施例的用于操作非易失性存储器件的方法的流程图。具体实施例方式下面将参照附图来更加详细地描述本专利技术的示例性实施例。然而，本专利技术可以用不同的方式来实施，不应当理解为限于本文所描述的实施例。确切地说，提供这些实施例使得本说明书对于本领域技术人员而言将是清楚且完整的，并且将充分传达本专利技术的范围。 在本说明书中，在本专利技术的各幅附图和各个实施例中，相同的附图标记表示相同的部件。图1是根据本专利技术的一个实施例的非易失性存储器件的结构图。参见图1，非易失性存储器件包括存储块110和120、擦除检测单元111和121、控制单元130、行电路112和122、以及列电路113和123。在非易失性存储器件中设置多个存储块110和120(图1中仅示例性地示出了两个块)。存储块110和120每个包括多个页，每个页具有多个存储器单元。在NAND快闪存储器中，以存储块为单位进行擦除操作，并且以页为单位进行读取或编程操作。与此同时，存储块110和120每个包括多个存储串STl至ST4。图1示例性地示出了每个存储块的四个串。存储串STl至ST4包括源极选择晶体管、多个存储器单元和漏极选择晶体管，所述源极选择晶体管具有与公共源极线CSL耦合的源极，所述漏极选择晶体管分别具有与位线BLl至BL4耦合的漏极。源极选择晶体管的栅极与源极选择线SSL耦合。存储器单元的栅极分别与字线Wi)至WLN耦合。漏极选择晶体管的栅极与漏极选择线 DSL耦合。存储串STl至ST4耦合在相应的位线BLl至BL4与公共源极线CSL之间。分别在存储块110和120处设置行电路112和122 ；并且行电路112和122在控制单元130的控制下，将适用于擦除/读取/编程操作的电压施加至字线mi)至WLN、漏极选择线DSL和源极选择线SSL。分别在存储块110和120处设置列电路113和123 ；并且列电路113和123在控制单元130的控制下，根据擦除/读取/编程操作对位线BLO至BL4进行控制。在列电路 113和123内设置多个页缓冲器。控制单元130接收从存储器件的外部输入的命令CMD和地址ADD ；并且控制单元 130控制行电路112和122以及列电路113和123，使得存储块110和120可以被擦除/读取/编程。在存储块110和120处分别设置擦除检测单元111和121，并且擦除检测单元111 和121分别检测存储块110和120上执行的擦除操作。当在存储块110上执行擦除操作时， 擦除检测单元111向控制单元130通知擦除操作。当在存储块120上执行擦除操作时，擦除检测单元121向控制单元130通知擦除操作。控制单元130储存存储块110和120的擦除操作的次数。当存储块110和120的擦除操作的次数超过基准值(例如，标准技术规范中指定的值)时，相应的块可以被视为坏块并且不再被使用。例如，当存储块110和120的擦除操作次数的基准值是10000时，在存储块110上执行的擦除操作的次数是5000、存储块120上执行的擦除操作的次数是10000的情况下，控制单元130确定存储块120是坏块，使得存储块120不再被使用。由于存储块110上执行的擦除操作的次数未超过基准值，因此存储块110不被确定为是坏块，从而存储块110可以被正常使用。根据本专利技术的一个示例性实施例，每个存储块的擦除操作的次数是分开储存的， 并且当擦除操作的次数超过基准次数时，存储块被确定为是坏块。因此，相应的存储块不被用来储存数据。如此，通过考虑存储块的不同退化状态，可以有效地使用非易失性存储器件内的存储块。图2是根据本专利技术的一个实施例的图1所示的擦除检测单元111的结构图。擦除检测单元111检测在存储块110上执行的擦除操作。为了在存储块110上执行擦除操作，向存储块的存储器单元的阱区施加擦除偏压(也称为体区偏压或背板偏压) (例如为18V或更高)，并向存储块110的字线mi)至WLN施加擦除电压(例如，0V)。因此， 擦除检测单元111检测擦除检测单元111所属的存储块110的字线mi)至WLN上的擦除电压(OV)的施加，以及检测所述存储器单元的阱区上的擦除偏压(18V)的施加，并且激活检测信号DETECT0，以通知检测到擦除电压和擦除偏压的施加。擦除检测单元111包括检测器210和锁存器220。当擦除电压施加至存储块110 的字线WL15并且擦除偏压TOLL_BIAS施加至存储块110的阱区时，检测器210将检测信号 DETECT0激活。锁存器220储存检测信号DETECT0并将储存的检测信号DETECT0传送给控制单元130。虽然图2中示出了在存储块110的字线Wi)至WLN之中，字线札15的电压被施加至检测器210，但是检测器210可以用于检测存储块110的字线WLO至WLN的电压中的任一个电压。检测器210包括匪OS晶体管211和213以及PMOS晶体管212。匪OS晶体管21本文档来自技高网...

【技术保护点】
１．一种非易失性存储器件，包括：多个存储块；多个擦除检测单元，所述多个擦除检测单元分别设置在所述多个存储块处，并被配置为各自检测相应的存储块的擦除；以及控制单元，所述控制单元被配置为当在所述多个存储块之中的存储块上执行的擦除操作的次数大于基准值时，确定所述存储块是坏决，其中在所述存储块上执行的擦除操作的次数是由相应的擦除检测单元检测的。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金南经，崔正旻，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR