本发明专利技术提供了一种集成电路装置、存储装置及其制造方法，包括具有较佳抗反向穿隧能力的浮置栅存储单元的一浮置栅结构的电路与方法。该存储装置包括一浮置栅设置于包括一浮置栅的一半导体基板之上，并形成有一电荷捕捉介电层与一控制栅。此浮置栅结构具有垂直侧壁，其一侧邻近于一源极区以及一侧邻近于一漏极区。于浮置栅结构的源极侧与漏极侧的侧壁上皆形成有一对称侧壁介电层。一非对称侧壁介电层则仅形成于漏极侧侧壁之上。本发明专利技术使用位于漏极侧侧壁上的此非对称侧壁介电层具有较佳的抗反向穿隧能力。
【技术实现步骤摘要】
本专利技术涉及浮置栅存储单元结构(floating gate memory cell structure)以 及形成包括了非对称侧壁且具有较佳抗反向穿隧干扰能力(reverse tunnel disturb immunity)的浮置栅存储单元的方法。透过本专利技术的使用，浮置栅存储单元可具有较佳的抗 干扰能力，且可应用现今的浮置栅半导体工艺形成，并不需要额外支出或需要额外的光掩 模制作。
技术介绍
于半导体工艺中，如浮置栅存储单元(floating gate memory cell)的非易失 性存储元件对于电子电路而言，特别是对于构成集成电路的电子电路而言，为常见的需 求。通常为采用如闪存(FLASH)、电子可擦除可编程只读存储器(EEPROM)或可擦除可编 程只读存储器(EPROM)的一模块。于此些电路中，非易失性存储器通常与其他的定制化逻 辑(customer defined logic)或经授权核心(licensed cores)相整合，且可与如微处理 器、数字信号处理器(digital signal processors)、如ARM、RISC或相似核心功能的核心 (core)、行动电话模块(cell phone modules)或相似物的其他的预先定义或巨集存储单元 (predefined or macro cells)相整合。非易失性存储单元的类型之一是基于所谓的”浮置栅(floating gate)”。浮置栅 为一存储元件，其凭借着使用来自一沟道区域或一端点的电子传输的不同程序化与擦除机 制以存储电荷。经存储电荷可接着于一非破坏性感测程序中被读取。借由感测是否有电荷 的存储，因而可依据电荷存储/非存储于存储单元内而指定其” 1”或”0”的逻辑值，因此可 存储资料并于稍后读取之。使用控制栅且于浮置栅装置的控制栅与漏极区与源极区出施加 不同的能势电压，则可编程(program)或擦除(erase)经存储的电荷。借由于一区域内制 作出数千个的此存储单元，存储模块便可于移除电源或自集成电路处分离时仍保有存储资 料。对于如行动电话与个人数字助理(PDA)等电池驱动装置而言，浮置栅型非易失性存储 单元(floating gate non-volatile memory cells)可用于存储包括了系统设定、电话号 码、接触信息、照片、录音或相似物等使用者希望永久地存储的重要信息。不像如动态随机 存取存储器(DRAM)的公知易失性存储器，当电源消失(当于电池驱动装置的电池没电时) 或移除时，非易失性存储单元并不会损失其存储状态。浮置栅通常为晶体管结构的一部。控制栅耦接至一栅极端并至少部分覆盖浮置 栅。浮置栅电性绝缘于控制栅与基板，从而具有”浮置”的命名。可借由掺杂基板内的数个 区域以形成源极与漏极，以及于此些区域间形成电性连结关系，因而使得沟道区位于浮置 栅下方。借由于控制栅及源极区与漏极区处提供不同的电性势能，可强迫电子进入浮置栅 以编程存储单元。此外，借由施加适当的势能，以自浮置栅内移除电子而擦除存储单元。存 储电荷的存在与否可借由读取存储单元而判定，例如是借由于控制栅施加一适当势能并观 察电流情形。经编程的存储单元具有相较于经擦除的存储单元为不同的反应。于一读取势 能中观察存储单元的反应，则可感测到是否存储有电荷。依照上述方式，浮置栅晶体管可作为一非易失性存储单元。图1显示了一种公知的分离栅浮置栅存储单元结构(split gate floating gate cell structure)。于本实施例中，浮置栅晶体管以具有特定的共用或分享端点的成对方式 形成，并于下文中详细描述之。于如图1所示的剖面情形中，于浮置栅结构10中显示了分享位于半导体基板11 内的共用源极区23的两个浮置栅存储单元装置14与16。半导体基板11可用于形成有具 有许多其他装置设置于其上的一集成电路，包括了额外的浮置栅存储单元、DRAM、SRAM存 储单元、调节器、逻辑栅、处理器、混合信号与逻辑电路，以及如缓冲器(buffers)与驱动器 (drivers)的输出/输入装置。半导体基板11可为硅、掺杂硅材质，或其可为一外延半导体 层，例如为绝缘层上覆硅(SOI)层。半导体基板11也可为砷化镓(GaAs)或其他的半导体 材料。一薄栅氧化物层12形成于半导体基板11之上。此外，薄栅氧化物层12可借由如二 氧化硅的一热氧化物所形成，虽然也可使用其他的栅氧化物与栅介电层。于薄栅氧化物12 之上形成有经图案化的数个浮置栅13。此些浮置栅13通常由如多晶硅或经掺杂多晶硅的 导电栅极材料所形成。由于此些栅极电性地绝缘于装置的其他端点，因此通称其为浮置栅 (floating gates) 0于浮置栅之上通常形成有一介电层15，其通常使用一薄的氧化物-氮 化物-氧化物(ONO)膜层，如图2内的介电层15的设置情形，虽然也可使用其他的公知介 电层。也可使用高介电常数与低介电常数的介电材料。接着形成控制栅17于介电层15之上。此外，控制栅17通常由已知的栅极材料所 形成，例如为多晶硅、经掺杂多晶硅与其他的公知栅极导体材料。控制栅17也经过图案化。 于控制栅17之上形成一隔离介电层19，其通常由氮化硅所形成。于隔离介电层19之上形 成另一隔离氧化物层21，其由如四乙氧基硅烷(TEOS)的材料所形成。此些垂直的浮置栅 存储单元装置14或16形成了浮置栅装置。于如图1所示的浮置栅存储单元内，浮置栅存 储单元装置14与16的垂直侧边通称为侧壁，其显示了一侧壁氧化物层25形成于其上。通 常侧壁氧化物层25由如高温热氧化物(high temperature oxide, HT0)的一热氧化物所形 成。接着侧壁氧化物层25提供了对于侧壁的保护，且电性地隔离了浮置栅13的侧边与ONO 膜层15。由于ONO膜层15通常形成于多晶硅浮置栅13与多晶硅控制栅17之间，因此ONO 层15也可称为多晶硅间(inter-poly)或多晶硅间氧化物(inter-poly oxide) 0于本申请 中，设置于较接近于中间的共用源极区23处的此些侧壁可称为源极侧侧壁(source side sidewalls)。浮置栅结构具有源极侧侧壁，如图1内的标号33所示，以及具有位于共用源 极区23相对侧的最远处的漏极侧侧壁，如图1内标号27所示。于图1中，此结构显示了经过后续的一氧化物蚀刻步骤以自浮置栅结构10的区域 外的半导体基板11处移除高温热氧化物的情形，标号为29的膜层为一光致抗蚀剂层，其设 置于存储单元结构之上且于图案化之后于此氧化物蚀刻步骤中保护了源极侧侧壁31。当如图1所示的公知浮置栅结构10提供了基本操作能力时，于使用此结构的 实际装置中则产生了许多问题。问题之一为可察觉到反向穿隧干扰(reverse tunnel disturbs,RTD)。于对于反向穿隧干扰为敏感的电路装置中，于浮置栅存储单元经过擦除或 编程后，局未经过选择而不会倾向于被改变的另一浮置栅存储单元装置处则发现有干扰情 形而错误地损失了电荷。如此之干扰于一存储单元选择线(cell select line)处的偏压 电容地耦合于控制栅时，而浮置栅错误地接收一电压时发生。于如图1所示的浮置栅结构的本文档来自技高网...
【技术保护点】
一种存储装置，包括：一半导体基板；至少一浮置栅结构，具有多个垂直侧壁且包括：一浮置栅，设置于该半导体基板之上；一第一介电层，设置于该浮置栅之上；一控制栅，设置于该第一介电层之上；至少一介电层，设置于该控制栅之上；一第一对称垂直侧壁介电层，设置于该至少一浮置栅结构的所述多个垂直侧壁的一源极侧侧壁以及一漏极侧侧壁之上；以及一第二非对称垂直侧壁介电层，设置于位于该浮置栅结构的该源极侧侧壁上的该第一对称垂直侧壁介电层之上。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：潘瑞彧，黄仲仁，沈明辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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