具有用以隔离装置的虚设结构的集成电路制造方法及图纸

本发明专利技术提供一种具有用以隔离装置的虚设结构的集成电路。此集成电路包含具有第一晶体管的第一运算元件、具有第二晶体管的第二运算元件、以及设置于第一晶体管与第二晶体管间的隔离晶体管，其中第一晶体管由第一成分所组成，第二晶体管由第一成分所组成，隔离晶体管由与第一成分不同的第二成分所组成。

【技术实现步骤摘要】

本专利技术一般是有关于半导体电路的领域，特别是有关于具有用以隔离装置的虚设 结构(Dummy Structure)的集成电路与其系统。
技术介绍
当如金属氧化物半导体场效应晶体管(Metal-OxideIemiconductor Field-Effect Transistor ；M0SFET)的半导体装置透过各种技术节点(例如45纳米、32 纳米、22纳米、及更小)被按比例缩小时，装置封装密度和装置性能受到装置布局与隔离 的挑战。为要避免相邻装置间的漏电，下列方法已被应用于标准组件(Cell)布局的设计。 例如标准组件布局采用被隔离的主动区岛来分开一运算元件的源极与另一运算元件的漏 极，并形成与运算元件的型式相同的虚设结构于隔离上来改善图案密度。如又一例子所示， 主动区是延伸在与运算元件的型式相同的虚设结构下方，以放大源极与漏极的磊晶材料而 改善装置性能。虽然这些方法已满足其意图的目的，但尚未满足于所有方面中。
技术实现思路
本专利技术的实施例的较广的型式的一者是涉及一种集成电路。此集成电路包含第一 运算元件、第二运算元件及隔离晶体管，其中第一运算元件具有由第一成分所组成的第一 晶体管；第二运算元件具有由第一成分所组成的第二晶体管；隔离晶体管被设置于第一晶 体管与第二晶体管间，并由与第一成分不同的第二成分所组成。本专利技术的实施例的较广的型式的又一者是涉及一种集成电路。此集成电路包含第 一运算元件、第二运算元件及隔离栅极，其中第一运算元件具有由第一成分所组成的第一 栅极；第二运算元件具有由第一成分所组成的第二栅极；隔离栅极被设置于第一栅极与第 二栅极间，并由与第一成分不同的第二成分所组成。本专利技术的实施例的较广的型式的又一者是涉及一种集成电路。此集成电路包含半 导体基材、第一场效应晶体管(Field-Effect Transistor ；FET)、第二场效应晶体管及隔离 栅极电极，其中半导体基材具有第一主动区和第二主动区；第一场效应晶体管被设置于第 一主动区中，并具有第一功能性栅极电极；第二场效应晶体管被设置于第二主动区中，并具 有一第二功能性栅极电极；隔离栅极电极被设置于第一功能性栅极电极与第二功能性栅极 电极间，并具有第一导电性；第一功能性栅极电极和第二功能性栅极电极具有与第一导电 性不同的第二导电性。附图说明为让本专利技术的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的详 细说明如下。要强调的是。各种特征并未按实际尺寸绘示，其仅是做为说明的用途。事实 上，各种特征的数量与尺寸可任意增加或减少，以清楚讨论。图1至图8为绘示根据本专利技术的各种实施方式的半导体装置的各种实施例的上视示意图，其中此半导体装置使用虚设栅极结构来隔离相邻的装置。主要组件符号说明100半导体装置102 匪OSFET装置104NM0SFET 装置106 主动区108主动区110 隔离区120栅极结构122 栅极电极130虚设栅极结构132 虚设栅极电极140接触窗200 空隙202PM0SFET 装置204 :PM0SFET 装置206主动区208 主动区220栅极结构222 栅极电极230虚设栅极结构232 虚设栅极电极300半导体装置302 匪OSFET装置304NM0SFET 装置306 主动区320栅极结构322 栅极电极330虚设栅极结构332 虚设栅极电极340距离400 半导体装置402PM0SFET 装置404 PM0SFET 装置406主动区420 栅极结构422栅极电极430 虚设栅极结构432虚设栅极电极440 距离500半导体装置502 匪OSFET504NM0SFET506 主动区520栅极结构522 栅极电极524通道530 虚设栅极结构532虚设栅极电极534 通道600半导体装置602 :PM0SFET 装置604PM0SFET 装置620 栅极结构622栅极电极624 通道630虚设栅极结构632 虚设栅极电极634通道700 半导体装置702NM0SFET 装置704 :NM0SFET 装置706主动区708 主动区800半导体装置802 :PM0SFET 装置804PM0SFET 装置806 主动区808主动区具体实施例方式可理解的是，以下的揭露提供许多实施例或例子，以实施本专利技术的不同特征。以下叙述特定例子的组件和其排列方式是用以简化本专利技术。其当然仅是举例说明而无意图成为 本专利技术的限制。本专利技术可能重复参考号码和/或文字于各种例子中。此重复是为了简要与 清楚说明的目的，其本身并未指出各种实施例间和/或所讨论的配置间的关系。再者，在 以下叙述中，形成第一特征于第二特征上或上方可包含第一特征直接接触第二特征的实施 例，亦可包含可形成额外的特征于第一特征和第二特征之间的实施例，以使第一特征可不 直接接触第二特征。请参照图1，其绘示半导体装置100的上视示意图。根据本专利技术的一实施例，半导 体装置100包含相邻近的η型金属氧化物半导体场效应晶体管(N-type MOSFET ；NM0SFET) 装置102和104，NM0SFET装置102和104彼此之间或与其它装置之间被虚设结构所隔离。虽 然只有绘示两个NM0SFET装置，但可理解的是，可施加多于两个装置和相反型式的MOSFET 装置于半导体装置100中，其中这些相反型式的MOSFET装置是以CMOS技术所形成。再者， 可理解的是，半导体装置100亦可包含电阻、电容、电感、二极管和其它典型地施加在集成 电路中的适合的微电子组件。NM0SFET装置102和104可分别形成于主动区106和108中。 主动区106和108是被定义于半导体基材中。此半导体基材包含如硅晶圆的半导体晶圆。或者，此半导体基材亦可包含如锗的 其它基本半导体。在一实施例中，此半导体基材可包含形成在主体半导体上的磊晶层(Epi Layer)。再者，此半导体基材可包含一绝缘层上硅晶6emiconductor-0n-Insulator ；S0I) 结构。在各种实施例中，此半导体基材可包含如η型埋藏层(η-type Buried Layer ；NBL), P型埋藏层(p-type Buried Layer ；PBL)、和/或包含有埋藏氧化层(Box)的埋藏介电层的 埋藏层。在一些实施例中，此半导体基材可包含如η型井和P型井的掺杂特征。在本实施 例中，此半导体基材包含P型掺杂硅基材。主动区106和108是被隔离区110所包围，例如形成于基材中的浅沟渠隔 离(STI) (Shallow Trench Isolation ;STI)特征或区域硅氧化(Local Oxidation of Silicon ；LOCOS)特征。如一例子所示，STI特征的形成可包含干式蚀刻一沟渠于基材中；及 以如氧化硅、氮化硅或氮氧化硅的绝佳材质填充沟渠。被填满的沟渠可具有如填充有氮化 硅或氧化硅的热氧化衬垫层的多层结构。在本实施例的更进一步中，可使用一制程顺序来 制造STI结构，例如长成一垫氧化物；形成一低压化学气相沉积(Low Pressure Chemical Vapor Deposition ；LPCVD)氮化层；使用光阻和光罩来图案化一 STI开口 ；蚀刻一沟渠于基 材中，并可选择性地长成一热氧化衬垫层以改善本文档来自技高网...

【技术保护点】
１．一种集成电路，其特征在于，包含：一第一运算元件，具有由一第一成分所组成的一第一晶体管；一第二运算元件，具有由该第一成分所组成的一第二晶体管；以及一隔离晶体管，设置于该第一晶体管与该第二晶体管间，其中该隔离晶体管由与该第一成分不同的一第二成分所组成。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄立平，黄志翔，冯家馨，吴忠政，王海艇，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]