本发明专利技术涉及半导体器件以及用于制造半导体器件的方法。提出了一种半导体器件解决超级结结构的以下问题：由于在体元件区域（有源区）中相对高的浓度，在周边区（周边区域或者结端部区域）中，通过传统的结边缘终端结构或者ｒｅｓｕｒｆ结构难以实现等于或高于元件区域中的击穿电压的击穿电压。该半导体器件包括具有通过沟槽填充技术形成于元件区域中的超级结结构的功率ＭＯＳＦＥＴ。此外，具有与元件区域的各边平行的取向的超级结结构被设置在元件区域周围的漂移区中。
【技术实现步骤摘要】
本专利技术涉及半导体器件(或半导体集成电路器件)以及用于制造半导体器件(或 半导体集成电路器件)的方法中的元件(cell)周边布局技术或击穿电压增强技术。
技术介绍
日本未审的专利公开No. 2007-116190和美国专利公开2005-098826公开了与具 有超级结结构的功率MOSFET (金属氧化物半导体场效应晶体管)中的元件区域附近的布局 有关的各种结构，该超级结结构通过多外延技术或沟槽绝缘膜填充技术(将离子注入到沟 槽中)来制造。这些结构包括P-的resurf (reduced surface field，降低表面电场)区域、 基于多外延技术的环状周边P型漂移区、基于沟槽绝缘膜填充技术的垂直布置的线状周边 P型漂移区、以及分开并且垂直/平行布置的线状周边P型漂移区。
技术实现思路
关于功率MOSFET等的漂移区，重要的问题是开发超出传统的硅限制(silicon limit)的具有低导通电阻的高击穿电压FET等。在这方面，已经开发了用于引入超级结 结构的各种方法，其中超级结结构具有交替布置在具有相对高掺杂浓度的漂移区中的板片 (slab)形状的N型柱(column)和P型柱。用于引入超级结结构的技术大致被分成三类 多外延技术、沟槽绝缘膜填充技术和沟槽填充技术(沟槽填充或沟槽外延填充)。其中，外 延生长和离子注入被重复多次的多外延技术使得能够在工艺和设计上有宽的范围，但是要 求高成本，因为它涉及复杂的工艺。其中离子被倾斜地注入沟槽中接着通过CVD (化学气相 淀积)用绝缘膜填充沟槽的沟槽绝缘膜填充技术更简单，但是在尺寸方面不利，因为它要 求沟槽区域。另一方面，尽管由于掩埋(buried)外延生长的限制，沟槽填充技术在工艺和设计 上有更小的范围，但是沟槽填充技术提供工艺简单的优点。为此，本专利技术人研究了关于用于 实现高击穿电压和低导通电阻的沟槽填充技术的与器件(例如功率M0SFET)的结构及其大 量生产有关的问题，并且已经发现以下问题。在超级结结构中，因为体元件区域(有源区) 具有相对高的掺杂浓度，所以通过传统的结边缘终端结构或resurf(降低表面电场)结构， 在周边区(周边区域和结端部区域)中难以实现等于或高于元件区域中的击穿电压的击穿 电压。本专利技术已经解决该问题。本专利技术的一个目的是提供一种半导体器件作为具有高击穿电压和低导通电阻的 固态有源器件等。根据在本说明书中的以下详细描述和附图，本专利技术的上述和另外的目的以及新颖 特征将更加清楚。下面简要地概述在本申请中公开的本专利技术的典型优选实施例。根据本专利技术的一个方面，在包括功率MOSFET的半导体器件中，该功率MOSFET具有 通过沟槽填充技术形成于元件区域中的超级结结构，元件区域周围的漂移区具有取向与元 件区域的每一边平行的超级结结构。下面简要地概述通过优选实施例实现的有利的效果。由于在包括功率MOSFET的半导体器件中，该功率MOSFET具有通过沟槽填充技术 形成于元件区域中的超级结结构，元件区域周围的漂移区具有取向与元件区域的每一边平 行的超级结结构，因此可以有效防止元件区域周围的击穿电压的下降。附图说明图1是作为根据本专利技术第一实施例的半导体器件的功率MOSFET的器件结构(2D resurf结构)中的整个芯片的布局的平面图；图2是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本专利技术第一 实施例的半导体器件的功率MOSFET的器件结构QD resurf结构)中的元件区域的右上 端；图3沿着图2的线A-A'截取的器件的主要部分的截面图；图4沿着图2的线B-B'截取的器件的主要部分的截面图；图5是在用于制造根据本专利技术第一实施例的半导体器件的方法的晶片(wafer)处 理流程中的器件的主要部分的截面图(在使用于形成用于P型柱的沟槽的硬掩模膜图形化 的步骤)；图6是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在 形成用于P型柱的沟槽的步骤)；图7是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在 形成P型掩埋外延层的步骤)；图8是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在 通过CMP使P型掩埋外延层平坦化的步骤)；图9是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在 引入P-型resurf区域的步骤)；图10是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图 (在去除用于引入P-型resurf区域的抗蚀膜的步骤)；图11是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图 (在形成栅极多晶硅膜的步骤)；图12是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图 (在使栅极电极图形化的步骤)；图13是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图 (在引入P型阱区域的步骤)；图14是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图(在去除用于引入P型阱区域的抗蚀膜的步骤)；图15是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图 (在引入N+源极区域的步骤)；图16是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图 (在制作层间绝缘膜的步骤)；图17是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图 (在制作源极接触孔的步骤)；图18是在半导体器件制造方法的晶片处理流程中的器件的主要部分的截面图 (在P型阱区域中制作P+接触的步骤)；图19是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本专利技术的第 二实施例的半导体器件的功率MOSFET的器件结构(3D resurf结构)中的元件区域的右上 端；图20是沿着图19的线A-A'截取的功率MOSFET的器件结构(3D resurf结构) 的主要部分的截面图；图21是沿着图19的线B-B'截取的功率MOSFET的器件结构(3Dresurf结构)的 主要部分的截面图；图22是与图4、图21等大体上对应的器件主要部分的示意性截面图，其示出了根 据本专利技术实施例的每个功率MOSFET的器件结构的P-表面resurf层的变型(阶梯状)；图23是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本专利技术第一 实施例的半导体器件的功率MOSFET的器件结构QD resurf结构)中的周边角区域的超级 结平面结构的变型(简单的弯曲类型)中的与图2等对应的元件区域的右上端；图M是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本专利技术第一 实施例的半导体器件的功率MOSFET的器件结构QD resurf结构)中的周边角区域的超级 结平面结构的变型(弯曲分离类型)中的与图2等对应的元件区域的右上端；图25是芯片角CR的布局的放大平面图，该芯片角CR包括在作为根据本专利技术第一 实施例的半导体器件的功率MOSFET的器件结构QD resurf结构)中的周边角区域的超级 结平面结构的变型(辅助的P型柱类型)中的与图2等对应的元件区域的右上端；图沈是与图3等对应(与沿图2的线A-A'截取的截面图大体上对应)的器件 主要部分的截面图，用于附加说明应用于作为根据本专利技术第一实施例的半导体器件的功率 MOSFET的器件结构QD resurf结构)的本文档来自技高网...
【技术保护点】
一种半导体器件，包括：（ａ）具有第一主表面和第二主表面的半导体芯片，在第一主表面之上具有功率ＭＯＳＦＥＴ的源极电极，在第二主表面之上具有功率ＭＯＳＦＥＴ的漏极电极；（ｂ）大体上设置在第一主表面的中心的大体上矩形的元件区域、沿着元件区域的每一边设置的周边边区域、以及设置在元件区域的每个角中的周边角区域；（ｃ）第一导电类型漂移区，设置在半导体芯片的第一主表面之上的元件区域、每个周边边区域和每个周边角区域的大体整个表面中；（ｄ）设置在元件区域的大体整个表面之上的漂移区中的第一超级结结构，具有第一取向；（ｅ）第二和第三超级结结构，设置在元件区域的在与第一超级结结构的第一取向垂直的方向上的两边上的周边边区域的漂移区中，具有与第一超级结结构大体上相同的长度和取向；以及（ｆ）第四和第五超级结结构，设置在元件区域的在第一超级结结构的第一取向上的两边上的周边边区域的漂移区中，具有大体上垂直于第一超级结结构的取向。
【技术特征摘要】
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【专利技术属性】
技术研发人员：玉城朋宏，中泽芳人，江口聪司，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP
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