本发明专利技术实现一种能在不使导通电阻增大的情况下使高耐压化实现的半导体装置。在Ｐ型半导体衬底（１）内具备：Ｐ型体区（３）、相对于Ｐ型体区（３）在与衬底面平行的方向上离开形成的Ｎ型漂移区（５）、形成于Ｎ型漂移区内的由场氧化膜（１１）分离的区域的比Ｎ型漂移区（５）浓度高的Ｎ型漏极区（８）、以及形成于Ｐ型体区（３）内的比Ｎ型漂移区（５）浓度高的Ｎ型源极区（６）。而且，以与Ｐ型体区（３）的一部分底面离散地连结并且分别在与衬底面平行的方向延伸、各前端达到漂移区（５）内的方式，形成有比Ｎ型漂移区（５）浓度高的Ｐ型埋入扩散区（４）。
【技术实现步骤摘要】
本专利技术涉及，特别是涉及LDMOS晶体管(横向双扩散MOS 晶体管)及其制造方法。
技术介绍
LDMOS晶体管具有开关速度快速、易用于电压驱动系统等特征，有效利用该特征而 被使用在开关式稳压器或各种驱动器、DC-DC转换器等中，其成为目前的功率/高耐压领域 的关键设备。一般，LDMOS晶体管的性能以其截止时的耐压(击穿耐压)和导通电阻表示。但 是，它们通常处于折衷的关系，难以使高的耐压和低的导通电阻并存。因此，在如何使该并 存实现这点上进行了多年开发。下面，一边参照图17，一边对日本特开2004-22769号公报(以下，作为公知文献 1)记载的现有的LDMOS晶体管进行说明。图17是表示形成于P型半导体衬底上的N沟道 LDMOS晶体管的概略构造图。(a)是从俯视概略图，(b)是剖面概略图。另外，(b)的剖面概 略图表示(a)的显示区域中用线L1-L2切断的部分的剖面。此外，在(a)的俯视概略图中， 省略(b)图示的要素中的层间绝缘膜15、源电极21、及漏电极22的图示。如图17所示，现有的N沟道LDMOS晶体管以与形成于P型半导体衬底1的表面的 P型体区3的底面连续的方式，通过高能量注入形成P型埋入扩散区91。在P型半导体衬 底1的表面，与P型体区3相离开而形成有低浓度N型漂移区(drift region) 5，P型埋入 扩散区91以前端到达该N型漂移区5内的方式埋入形成。在图17(a)中，用向右下斜线来 标出形成有该P型埋入扩散区91的区域。在P型体区(body region) 3内的表面，形成有高浓度N型的源极区6及高浓度P 型的体接触区7。在N型漂移区5内的表面的一部分区域形成有高浓度N型的漏极区8。另 外，图17中，漏极区8在漂移区5内隔着形成于该漂移区5上的场氧化膜11形成于源极区 6的相反侧。在半导体衬底1上隔着栅极氧化膜13形成有栅电极14，该栅电极14以共同重叠 (overlap)于P型体区3的一部分及N型漂移区5的一部分上的方式形成。栅电极14的一 部分以跨上场氧化膜11上的方式形成。而且，以覆盖包含该栅电极14的半导体衬底1的 整个面的方式形成有层间绝缘膜15。而且，以贯通层间绝缘膜15且与N型源极区6和P型体接触区7接触的方式形成 有源电极21。同样，以贯通层间绝缘膜15且与N型漏极区8接触的方式形成有漏电极22。 利用源电极21，N型源区域6和P型体区3成为电气同电位。在N沟道LDMOS晶体管中，在测定截止时的耐压时，将源电极21及栅电极14设定 在GND电位，对漏电极22施加正电位。这样，当对漏极-源极间施加反偏电压时，在某电压 下耗尽层内的电场达到临界电场，产生雪崩击穿，在漏极-源极间电流开始急剧流动。这时 的施加电压为晶体管的耐压值。一般，在LDMOS晶体管中，当在漏极-源极间施加反偏压时，在下层形成有栅极氧 化膜的位置存在的栅电极的漏极区侧的端部即栅极边缘(图17中的区域A)处电场集中， 成为耐压下降的主要原因。因此，为了提升耐压，使该栅极边缘的电场缓和尤为重要。此外， 当在栅极边缘(gate edge)附近电场集中时，有时会引起因在栅极氧化膜13上残留一些电 荷带来的可靠性上的问题，因此，使栅极边缘的电场缓和，这在使LDMOS晶体管的可靠性提 高的方面也是很重要的。因此，为了使该栅极边缘的电场缓和，在公知文献1记载的现有的LDMOS晶体管 中，如上所述，以与P型体区3的整个底面连续的方式设置P型埋入扩散区91，将该P型埋 入扩散区91以埋入至N型漂移区5内的方式利用高能量注入而形成。这时，P型埋入扩散 区91以比N型漂移区5高的浓度形成。在如图17所示的构造之下，当在漏极-源极间施加反偏压时，耗尽层从P型埋入 扩散区91与N型漂移区5的接合界面开始延伸，如前所述，P型埋入扩散区91以比N型漂 移区5高的浓度形成，因此，耗尽层容易向N型漂移区5延伸，由此，N型漂移区5的整个区 域实质上被耗尽化。其结果是，可以使包含栅极边缘(区域A)的表面附近的电场充分缓和。 由此，在确保相同的耐压的情况下，可以将N型漂移区5的浓度设定在更高浓度，因此，可以 大幅改善器件的耐压与导通电阻的折衷关系(trade-off relation)。在设计LDMOS晶体管时，一般，与电路上的使用条件相匹配地，以确保截止耐压并 且使导通电阻最小化的方式，设定适当的N型漂移区5的浓度以及漂移长(图17中的Lg移)°而且，在通过电路上的使用条件希望进一步的高耐压化的情况下，通常是，器件的 基本构造不变更，而使N型漂移区5的浓度降低、或使漂移长Lawf (Ldrift)增大等以满足所 希望的特性的方式对各参数进行调整，由此来加以应对。但是，在上述公知文献1中记载的LDMOS晶体管中，在实现进一步的高耐压化的情 况下，会产生如下所示这样的课题。为了一边将导通电阻维持得较低一边实现进一步的高耐压化，就需要使N型漂移 区5的浓度降低，并将漂移长Lawf设定得尽可能小。但是，通过减小漂移长Lawf，从而会使 栅极导通时的耐压(以后，记作“导通耐压”)降低。也就是说，如图18所示，截止耐压和导 通耐压相对N型漂移区5的浓度，为折衷的关系。也就是说，为了使截止耐压增大，就需要 减小N型漂移浓度，但是，另一方面由此就使导通耐压降低了。这起因于在截止耐压的击穿 电压时和导通耐压的击穿电压时两者的电场集中地方不同，下面，使用附图详细地说明。首先，参照图17和图19对导通耐压进行说明。在图19示出在栅极导通时使漏极 电压上升的情况下的漏极电流相对于漏极电压的关系。在栅极导通时使漏极电压上升至某 一定以上的情况下，在某一定地方电场集中，当该电场超过临界电场时引起雪崩击穿，漏极 电流开始增加(图19的Si)。该漏极电流流过P型体区3，被源电极21回收。而且，当使漏极电压进一步上升时，P型体区3内的电阻和漏极电流(雪崩电流) 的积超过约0. 6，由N型漂移区5、P型体区3和N型源极区6构成的寄生NPN晶体管动作。 通过该动作，形成漏极电压经由寄生NPN晶体管流到与N型源极区6连接的接地线的电流 路径，漏极电流急剧地增大(图19的s2)。由于该漏极电流的急剧上升，在LDMOS晶体管内 会产生大量的焦耳热，结果有时以至器件破坏。不至于该器件破坏的范围内的施加漏极电压的最大值为导通耐压。也就是说，为了提高LDMOS晶体管的耐压，不仅是截止耐压，导通 耐压也需要提高。导通耐压的击穿电压时的电场集中地方如图17所示，与截止耐压的击穿电压时 的电场集中地方的栅极边缘(图中的区域A)不同，通常为N型漏极区8的源极侧边缘(图 中的区域B)。这是因为，由于栅极导通时漏极电流流过，所以与栅极截止时相比，电势分布 移动到漏极区8侧，其结果是引起了由穿通(reach through)造成的电场集中。如上所述，为了使截止耐压提高，需要使N型漂移区5的浓度降低。但是，当使N型 漂移区5的浓度降低时，如图18所示，导通耐压降低了，结果是不能实现充分的高耐压化。 这是因为，当使N型漂移区5的浓度降低时，栅极导通时的电势分布移动到栅极区域8侧， 进一步促进了穿通造成的电场集中。为了使该电场集中缓和，就需要使N型漂移区5的浓 度变大，但在这种情况中，本文档来自技高网...
【技术保护点】
一种半导体装置，其中，具备：第一导电类型的半导体衬底；所述第一导电类型的体区，形成于所述半导体衬底内；第二导电类型的漂移区，在所述半导体衬底内，在与所述半导体衬底的衬底面平行的方向上离开所述体区而形成；所述第二导电类型的漏极区，形成于所述漂移区内，比该漂移区浓度高；所述第二导电类型的源极区，形成于所述体区内，比所述漂移区浓度高；所述第一导电类型的埋入扩散区，其以下述方式形成：与所述体区的底面连结，并且具有从所述体区起在作为所述漂移区与所述体区的离开方向的第一方向上延伸的多个突出部，所述突出部的各前端达到所述漂移区内；栅极氧化膜，共同重叠于所述体区的一部分及所述漂移区的一部分上而形成；以及栅电极，形成于所述栅极氧化膜的上层。
【技术特征摘要】
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【专利技术属性】
技术研发人员：一条尚生，A阿丹，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP
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