用作静电保护结构的ＭＯＳ晶体管及其制造方法技术

本发明专利技术公开了一种用作静电保护结构的ＭＯＳ晶体管，在最靠近所述ＭＯＳ晶体管的源极的隔离结构上方具有一个场板，所述场板为一层多晶硅或金属，所述场板的大小小于或等于所述隔离结构的大小；所述场板与栅极相连，并一起通过串联一电阻接地；或者所述场板通过串联一电阻接地，所述栅极通过串联另一电阻接地。本发明专利技术还公开了所述ＭＯＳ晶体管的制造方法，所述场板与所述栅极是对同一层材料一起刻蚀形成的。本发明专利技术可以降低了用作静电保护结构的ＭＯＳ晶体管的触发电压。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路器件，特别是涉及一种作为低压或高压电路的静 电保护结构的MOS晶体管。
技术介绍
静电对于电子产品的伤害一直是不易解决的问题，目前在半导体集成电路中使用 最多的 ESD (Electrical Static Discharge，静电放电)保护结构为 GGMOS (Ground Gate MOSFET,栅极接地的MOS晶体管)。GGMOS器件具体包括低压MOS (即普通MOS晶体管)、 LDMOS(Latetal DiffusionMOSFET，横向扩散 MOS 晶体管)和 DDDMOS(Double Diffusion Drain M0SFET，双扩散漏极MOS晶体管)等。其中低压MOS主要作为低压电路的静电保护 结构，LDMOS和DDDMOS主要作为高压电路的静电保护结构。目前用作静电保护结构的主要是η型MOS晶体管，本申请文件中涉及的低压M0S、 LDMOS、DDDMOS均以η型进行说明。请参阅图1，这是一种η型的低压M0S，在ρ型衬底10上为ρ阱12。ρ阱12中有三 个隔离结构131、132、133。ρ阱12之上为栅极14，栅极14两侧为侧墙15。ρ阱12中且在 隔离结构131、132之间为ρ型重掺杂区161，作为ρ阱12的引出端。ρ阱12中且在隔离结 构132和侧墙15的一侧之间为η型重掺杂区162，作为源极。ρ阱12中且在隔离结构133 和侧墙15的另一侧之间为η型重掺杂区163，作为漏极。所述低压MOS用作半导体集成电 路的静电保护结构时，P型重掺杂区161和源极162接地，栅极14通过串联一电阻接地，漏 极163接静电。请参阅图2a，这是一种η型LDM0S。在ρ型衬底10上为η阱11，η阱11中有ρ 阱12。隔离结构131在η阱11和/或ρ阱12中。隔离结构132在ρ阱12中。隔离结构 133,134在η阱11中。η阱11之上为栅极14，栅极14的一侧在ρ阱12之上，另一侧在隔 离结构133之上。栅极14两侧为侧墙15。ρ阱12中且在隔离结构131、132之间为ρ型重 掺杂区161，作为ρ阱12的引出端。ρ阱12中且在隔离结构132和侧墙15的一侧之间为 η型重掺杂区162，作为源极。η阱11中且在隔离结构133、134之间为η型重掺杂区163， 作为漏极。所述LDMOS用作半导体集成电路的静电保护结构时，ρ型重掺杂区161和源极 162接地，栅极14通过一电阻接地，漏极163接静电。请参阅图2b，这是另一种η型LDM0S。在ρ型衬底10上为ρ阱12，ρ阱12中有η 阱11。隔离结构131、132在P阱12中。隔离结构133在η阱11中。隔离结构134在η阱 11和/或P阱12中。ρ阱12之上为栅极14，栅极14的一侧在ρ阱12之上，另一侧在隔 离结构133之上。栅极14两侧为侧墙15。ρ阱12中且在隔离结构131、132之间为ρ型重 掺杂区161，作为ρ阱12的引出端。ρ阱12中且在隔离结构132和侧墙15的一侧之间为 η型重掺杂区162，作为源极。η阱11中且在隔离结构133、134之间为η型重掺杂区163， 作为漏极。所述LDMOS用作半导体集成电路的静电保护结构时，ρ型重掺杂区161和源极 162接地，栅极14通过一电阻接地，漏极163接静电。请参阅图3a，这是一种η型DDDM0S。在ρ型衬底10上为η阱11，η阱11中有ρ 阱12。隔离结构131在η阱11和/或ρ阱12中。隔离结构132在ρ阱12中。隔离结构 133在η阱11中。ρ阱11之上为栅极14，栅极14的一侧在ρ阱12之上，另一侧在η阱11 之上。栅极14两侧为侧墙15。ρ阱12中且在隔离结构131、132之间为ρ型重掺杂区161， 作为P阱12的引出端。ρ阱12中且在隔离结构132和侧墙15的一侧之间为η型重掺杂区 162，作为源极。η阱11中且在隔离结构133和侧墙15的另一侧之间、并且不与侧墙15的 另一侧直接接触(即相距一定距离)的为η型重掺杂区163，作为漏极。所述DDDMOS用作 半导体集成电路的静电保护结构时，P型重掺杂区161和源极162接地，栅极14通过一电 阻接地，漏极163接静电。请参阅图北，这是另一种η型DDDM0S。在ρ型衬底10上为ρ阱12，ρ阱12中有 η阱11。隔离结构131、132在ρ阱12中。隔离结构133在η阱11和/或ρ阱12中。ρ 阱11之上为栅极14，栅极14的一侧在ρ阱12之上，另一侧在η阱11之上。栅极14两侧 为侧墙15。ρ阱12中且在隔离结构131、132之间为ρ型重掺杂区161，作为ρ阱12的引 出端。ρ阱12中且在隔离结构132和侧墙15的一侧之间为η型重掺杂区162，作为源极。 η阱11中且在隔离结构133和侧墙15的另一侧之间、并且不与侧墙15的另一侧直接接触 (即相距一定距离)的为η型重掺杂区163，作为漏极。所述DDDMOS用作半导体集成电路 的静电保护结构时，P型重掺杂区161和源极162接地，栅极14通过一电阻接地，漏极163 接静电。上述图1、图2a、图2b、图3a、图北中为简化起见，一些细微结构如栅极下方的栅 氧化层、沟槽侧壁和底部的衬垫氧化层、衬底之上可能存在的外延层等均未作图示和说明。请参阅图4，图加所示LDMOS用作静电保护结构的原理如下。静电电荷从漏极的 重掺杂区163进入LDMOS后，在η阱11与ρ阱12边界处由于强电场会发生碰撞电离，碰撞 后产生的空穴通过P阱12到达ρ型重掺杂区161，从而提高了 ρ阱12的电位。ρ阱12的 电位提高使得源极162的PN结正偏，从而使得LDMOS中由漏极的重掺杂区163、源极162和 沟道处的η阱11 (即栅极14正下方的η阱)构成的寄生三极管开启，泻放静电电流。所述 寄生三极管中漏极的重掺杂区163作为集电极，源极162作为发射极，ρ阱11作为基极并 通过一等效衬底电阻连接到P阱引出端161。图1所示的低压MOS、图2b所示的LDMOS、图3a和图:3b所示的DDDMOS，其用作静 电保护结构的原理均与图加所示的LDMOS类似。在实际电路中，用作静电保护结构的器件必须在内部被保护电路损坏前被触发， 否则即便其本身泄放电流能力再强也无法起到保护内部电路的作用，这就要求ESD器件的 触发电压(即其中寄生三极管的导通电压)做的尽可能低。通常的方法是拉大源级隔离结 构(即紧靠着源极的隔离结构)的长度来增加衬底的电阻，以实现在较小的衬底电流下达 到寄生三极管导通，从而降低ESD器件的触发电压。但这种方法无疑会导致面积上的巨大 增加，在整体芯片面积越做越小的趋势下是无法被接受的。
技术实现思路
本专利技术所要解决的技术问题是提供一种用作静电保护结构的MOS晶体管，其具有 较小的触发电压。为此，本专利技术还要提供所述MOS晶体管的制造方法。为解决上述技术问题，本专利技术用作静电保护结构的MOS晶体管，在最靠近所述MOS 晶体管的源极的隔离结构上方具有一个场板，所述场板为多晶硅或金属，所述场板的大小 小于或等于所述隔离结构的大小；所述场板与栅极相连，并一起通过串联一电阻接地；或者所述场板通过串联一电阻接地，所述栅极通过串联另一电阻接地。作为本专利技术的进一步改进，所述场板和栅极为相同材料。上述本文档来自技高网...

【技术保护点】
一种用作静电保护结构的ＭＯＳ晶体管，其特征是，在最靠近所述ＭＯＳ晶体管的源极的隔离结构上方具有一个场板，所述场板为一层多晶硅或金属，所述场板的大小小于或等于所述隔离结构的大小；所述场板与栅极相连，并一起通过串联一电阻接地；或者所述场板通过串联一电阻接地，所述栅极通过串联另一电阻接地。

【技术特征摘要】

【专利技术属性】
技术研发人员：王邦麟，苏庆，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31