半导体存储器及其制造方法技术

提供了一种其中通过三维地排列基元来改善位密度的半导体存储器及其制造方法。在半导体存储器（１）中，在硅衬底（１１）上设置多个栅极电极膜（２１）。栅极电极膜（２１）沿与硅衬底（１１）的上表面平行的一个方向（Ｘ方向）排列。每个栅极电极膜（２１）具有栅格状的板的形状，并且以从Ｘ方向观察时为矩阵的形式形成多个通孔（２２）。此外，多个硅梁（２３）被设置为使得这些梁贯穿栅极电极膜（２１）上的通孔（２２）并沿Ｘ方向延伸。此外，在栅极电极膜（２１）与硅梁（２３）之间设置包括电荷积累层的ＯＮＯ膜（２４）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及，更具体而言，涉及包括三维排列的存储 器基元(memory cell)的。
技术介绍
闪速存储器被广泛用作在蜂窝电话、数码相机、USB(通用串行总线)存储器、硅音 频播放器等等中的高容量数据存储，并且随着因快速的按比例缩小使得每位的制造成本降 低而持续扩大市场。此外，还迅速浮现出了新的应用，实现了其中按比例缩小和制造成本降 低发现新市场的良性循环。特别地，NAND闪速存储器允许多个有源区(下文中也称为“AA”)共享栅极导体 (下文中也称为“GC”)，由此基本上实现具有4F2的基元面积的交叉点基元，其中F为最小 加工尺寸，并且由于其具有简单的结构，因而正被迅速地按比例缩小。因为这伴随着按比例 缩小而降低了每位成本，NAND闪速存储器已经被广泛地用于存储应用，例如，上述USB存储 器和硅音频播放器，并被预期在将来可以代替HDD(硬盘驱动器)和其他主存储器。因此， 近来，NAND闪速存储器引领了半导体微制造，并且即使在批量生产中，最小加工尺寸也已经 达到70nm或更小。虽然技术困难随着按比例缩小而迅速增加，但在将来仍然存在对迅速按 比例缩小的需求，其中大约每1. 5年基元面积会减半。然而，在将来同样存在对闪速存储器推进按比例缩小的各种问题。如下列出了这 些问题。(1)光刻技术的发展不能赶上快速的按比例缩小。在目前状态下，光刻装置的市场 发布之后立即开始批量生产。在将来，需要光刻技术继续像目前一样地增加位密度。(2)伴随按比例缩小的器件尺寸减小导致短沟道效应和窄沟道效应急剧地变得显 著，这使得难以逐代(generation)地确保非易失性存储器的可靠性和快速操作。(3)通过伴随按比例缩小的器件尺寸减小，可以预言，在将来，原子数目的统计波 动例如会劣化器件特性或改变器件特性。由于上述问题(1)到(3)，通过简单地仅仅在水平面中按比例缩小，在将来可能难 以持续增加位密度。在该上下文中，多层存储器被考虑为这样的半导体存储器的结构，其可以实现存 储器元件的更高位密度而不完全依赖于光刻技术中的按比例缩小(参见例如专利文件1)。 专利文件1公开了一种连续地层叠多个存储器层的方法。然而，该技术基于逐层地层叠存 储器层。因此，存储器层的数目的增加会导致制造步骤数目增加，并且还会导致制造成本增 加。由此，该技术具有每位制造成本的问题。为了克服这些问题，提出了一种新的多层闪速存储器(参见专利文件2和非专利 文件1)。在该存储器中，在衬底上交替地层叠介电膜和电极膜，然后同时形成通孔。在该 通孔的侧表面上形成用于保持电荷的电荷存储层，并且在通孔的内部填充柱(Pillar)形 电极。由此，存储器基元在柱形电极与电极膜之间的交叉处三维地排列。此外，在最上面的电极膜上设置沿一个方向延伸的多个选择栅极线，并且将沿另一方向延伸的多个位线设置 在所述多个选择栅极线上方并使其被连接到柱形电极的上端部，这允许选择任意的柱形电 极。另一方面，电极膜被分别连接到不同的字互连，这允许选择任意的电极膜。因此，可以 选择任意的存储器基元来写入和读取数据。与在专利文件1中描述的上述多层存储器相比，该技术对于诸如AA和GC的每一 个精细部件仅仅包括一个光刻步骤，而与叠层的数目无关。因此，有利地，每位的制造成本 随着叠层的数目的增加而减小。此外，基元晶体管为SGT(环绕栅极晶体管(surrounding gate transistor))，其中栅极电极完全围绕柱形硅沟道。SGT的特征在于其对沟道的强控 制，使得短沟道效应减小，并为多值(multilevel)操作做好准备。然而，为了选择以阵列形式排列的沟道硅柱中的任意一个，需要在平面中以带式 配置(banded configuration)设置各选择栅极。专利文件1 JP-A-H07-235649专利文件2 JP-A-2007-266143非专利文件 1 :H. Tanaka, Μ. Kido, et al. "Bit Cost ScalableTechnology with Punch and Plug Process for Ultra High Density FlashMemory”2007Symposium on VLSI Technology Digest of TechnicalPapers, p.14-1
技术实现思路
本专利技术所要解决的问题本专利技术的目的为提供一种能够通过三维地排列基元来增加位密度的半导体存储 器及其制造方法。解决问题的方法根据本专利技术的一个方面，提供了一种半导体存储器，包括衬底；多个栅极电极 膜，其被设置在所述衬底上，沿与所述衬底的上表面平行的一个方向排列，并包括沿所述一 个方向观察到的多个通孔；多个半导体梁(beam)，其通过所述多个栅极电极膜的所述通孔 而沿所述一个方向延伸；以及电荷存储层，其被设置在所述栅极电极膜与所述半导体梁之 间。根据本专利技术的另一方面，提供了一种制造半导体存储器的方法，包括通过在衬底 上交替地层叠多个介电膜和半导体膜而形成多层体；沿与所述衬底的上表面平行的第一方 向分割所述多层体以形成多个半导体梁，所述多个半导体梁由被分割的半导体膜构成并沿 与所述衬底的所述上表面平行且与所述第一方向正交的第二方向延伸；在所述被分割的多 层体之间沿所述第二方向不连续地设置介电体；通过由所述被分割的多层体和所述介电体 围绕的间隙而进行蚀刻，以去除所述介电膜的被夹在所述间隙之间的部分；在所述半导体 梁的暴露的表面上形成电荷存储层；以及在所述介电膜的剩余部分、所述介电体以及所述 半导体梁之间的空间中填充导电材料，以形成栅极电极膜。根据本专利技术的又一方面，提供了一种制造半导体存储器的方法，包括通过在衬底 上交替地外延生长多个硅锗膜和硅膜而形成多层体；沿与所述衬底的上表面平行的第一方 向分割所述多层体以形成多个硅梁，所述多个硅梁由所述被分割的硅膜构成并沿与所述衬 底的所述上表面平行且与所述第一方向正交的第二方向延伸；去除所述硅锗膜以暴露所述硅梁；在所述硅梁之间填充介电体；在所述介电体的位于沿所述第一方向排列的所述硅梁 之间的部分中形成沿所述第二方向排列的多个沟槽；通过所述沟槽进行蚀刻，去除所述介 电体的被夹在所述沟槽之间和被夹在所述垂直排列的硅梁之间的部分；在所述硅梁的暴露 的表面上形成电荷存储层；以及通过在所述介电体的剩余部分和所述硅梁之间的空间中填 充导电材料，形成栅极电极膜。根据本专利技术的再一方面，提供了一种制造半导体存储器的方法，包括通过在衬底 上交替地外延生长多个硅锗膜和硅膜而形成第一多层体；去除所述硅锗膜；通过热氧化所 述硅膜而在所述硅膜之间形成热氧化硅膜(silicon thermal oxide film)，形成具有交替 地层叠的所述硅膜和热氧化硅膜的第二多层体；沿与所述衬底的上表面平行的第一方向分 割所述第二多层体以形成多个硅梁，所述多个硅梁由所述被分割的硅膜构成并沿与所述衬 底的所述上表面平行且与所述第一方向正交的第二方向延伸；在所述被分割的第二多层体 之间沿所述第二方向不连续地设置介电体；通过被所述被分割的第二多层体和所述介电体 围绕的间隙而进行蚀刻，以去除所述热氧化硅膜的被夹在所述间隙之间的部分；在所述硅 梁的暴露的表面上形成电荷存储层；以及通过本文档来自技高网...

【技术保护点】
一种半导体存储器，包括：衬底；多个栅极电极膜，其被设置在所述衬底上，沿与所述衬底的上表面平行的一个方向排列，并包括沿所述一个方向观察到的多个通孔；多个半导体梁，其通过所述多个栅极电极膜的所述通孔而沿所述一个方向延伸；以及电荷存储层，其被设置在所述栅极电极膜与所述半导体梁之间。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：清利正弘，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[]