具有侧壁的半导体封装及其制造方法技术

本发明专利技术涉及具有侧壁的半导体封装及其制造方法。一种半导体封装包括：半导体芯片，该半导体芯片具有上表面、与上表面相连的侧表面以及形成于上表面上的结合焊盘。形成第一绝缘层图案以覆盖半导体芯片的上表面和侧表面并暴露结合焊盘。再分布线路设置于第一绝缘层图案上并包括第一再分布线路部分和第二再分布线路部分。第一再分布线路部分具有与结合焊盘相连并对应于半导体芯片的上表面的端部，第二再分布线路部分从第一再分布线路部分延伸到半导体芯片的侧表面之外。第二绝缘层图案形成于半导体芯片上方并暴露部分第一再分布线路部分和第二再分布线路部分。

【技术实现步骤摘要】

本专利技术总体上涉及一种半导体封装及制造其的方法，更具体而言涉及一 种具有形成于半导体芯片周围的侧壁以增大半导体芯片封装的接合面积(bonding area)的半导体去于装。
技术介绍
能够存储大量数据并迅速处理数据的半导体芯片以及利用这种半导体 芯片的半导体封装已经得到了发展。现有技术中已经公开过不超过半导体芯 片尺寸的大约100%到105%的芯片尺度封装(chip scale package)。一种这样的芯片尺度封装是晶片级封装(chip level package),其包括半导 体芯片、形成于半导体芯片上的结合焊盘(bonding pad)、与结合焊盘连接的 再分布线路(re-distribution line)、以及置于再分布线路上的焊球(solder ball)。 在上述晶片级封装中，半导体封装的尺寸显著减小，因为焊球是置于半导体 芯片上的。根据电子设备工程联合委员会(JEDEC)的国际标准，焊球附着 于再分布线路并放置于半导体芯片上。随着半导体芯片制造工艺继续发展，半导体芯片的尺寸在逐步减小。因 此，与半导体芯片尺寸的减小相关地出现了问题，即，难以根据JEDEC的 国际标准将焊球附着到半导体芯片上。
技术实现思路
本专利技术的实施例包括一种半导体封装，即使在半导体芯片的尺寸减小 时，该半导体封装也能够提供放置焊球的区域。而且，本专利技术的实施例包括用于制造半导体封装的方法。 在本专利技术的一个实施例中， 一种晶片级半导体封装包括半导体芯片， 其具有上表面、与所述上表面相连的侧表面以及设置于所述上表面上的结合 焊盘；覆盖所述上表面和所述侧表面并暴露所述结合焊盘的第一绝缘层图 案；设置于所述第一绝缘层图案上的再分布线路，其具有第一再分布线路部分和第二再分布线路部分，第一再分布线路部分具有与结合焊盘相连并对应 于所述半导体芯片的上表面的一个端部，第二再分布线路部分从所述第一再分布线路部分延伸到所述半导体芯片的侧表面外部；以及第二绝缘层图案， 其暴露所述第一再分布线路部分和所述第二再分布线路部分的部分。所述第一绝缘层图案的上表面平行于所述半导体芯片的上表面，且所述 第一绝缘层图案的侧表面平行于所述半导体芯片的所述侧表面。所述第 一绝缘层图案包括包含有机物的有机层。所述晶片级半导体封装还包括与第一再分布线路部分和第二再分布线 路部分的所述暴露部分电连接的连接构件。所述半导体芯片还具有通过第 一绝缘层图案绝缘的熔线盒。 在本专利技术的另一个实施例中， 一种晶片级半导体封装包括半导体芯片， 其具有上表面、与所述上表面相连的侧表面以及设置于所述上表面上的结合 焊盘；沿着所述半导体芯片的所述侧表面设置的第一绝缘层图案；设置于所 述半导体芯片上的再分布线路，其具有与所述结合焊盘连接的第一再分布线路部分以及在第 一绝缘层图案上从所述第 一再分布线路部分延伸的第二再 分布线路部分；以及第二绝缘层图案，其暴露所述第一再分布线路部分和所 述第二再分布线路部分的部分。所述第一绝缘层图案的厚度基本与所述半导体芯片的厚度相同，且所述 第一绝缘层图案的上表面基本与所述半导体芯片的上表面位于相同平面上。 所述第 一绝缘层图案包括包含有机物的有机层。所述晶片级半导体封装还包括与第 一再分布线路部分和第二再分布线 路部分的所述暴露部分电连接的连接构件。在本专利技术的另一个实施例中， 一种用于制造晶片级半导体封装的方法包 括如下步骤在载体衬底上设置至少两个具有结合焊盘的半导体芯片；在所述载体衬底上形成第一绝缘层图案以覆盖所述半导体芯片的上表面和所述 半导体芯片的与所述上表面相连的侧表面，以暴露所述结合焊盘；在所述第一绝缘层图案上形成再分布线路，所述再分布线路具有与所述结合焊盘连接 的第 一再分布线^各部分以及/人所述第 一再分布线路部分延伸到所述半导体芯片的所述侧表面之外的第二再分布线路部分；在所述第一绝缘层图案上形 成第二绝缘层图案，以暴露所述第 一再分布线路部分和所述第二再分布线路 部分的部分；以及分离出各半导体芯片。放置所述半导体芯片的步骤包括如下步骤^f企查形成于晶片上的半导体芯片并筛选出好的半导体芯片和坏的半导体芯片；从所述晶片分离出所述好的和坏的半导体芯片；以及在所述载体衬底上放置所述好的半导体芯片。在所述载体衬底上形成所述第 一绝缘层图案的步骤包括如下步骤在所 述载体衬底上施加可流动绝缘材料，从而形成覆盖所述半导体芯片的第一绝 缘层；烘焙所述第一绝缘层；以及对所述第一绝缘层构图以界定开口，用于 暴露所述结合焊盘并暴露所述载体村底在半导体芯片之间的部分。在所述载体衬底上形成所述第 一绝缘层图案的步骤包括如下步骤在所 述载体衬底上施加可流动绝缘材料，从而形成覆盖所述半导体芯片的第一绝 缘层；烘焙所述第一绝缘层；以及对所述第一绝缘层构图以界定开口，用于 暴露所述结合焊盘。该方法还包括如下步骤在所述第一再分布线路部分和所述第二再分布 线路部分的所述暴露部分上;^t置连接构件。所述连接构件包括包含焊料的焊球。在分离出半导体芯片的步骤之前，该方法还包括如下步骤从所述半导 体芯片分离所述载体衬底。在本专利技术的另一方面中， 一种半导体封装包括具有结合焊盘的半导体 芯片；芯片容纳体，其具有侧壁以及与所述侧壁耦合以界定用于容纳所述半 导体芯片的容纳空间的底板；以及再分布线路，其第一端部与所述结合焊盘 电连接，第二端部与所述第一端部背向并在所述芯片容纳体的所述侧壁的上 表面上延伸。该半导体封装还包括阻焊剂图案，其具有用于暴露所述再分布线路的部 分的开口。该开口暴露所述再分布线路的第一再分布线路部分的对应于半导体芯 片的上表面的部分和再分布线路的第二再分布线路部分的对应于侧壁上表 面的部分。该半导体封装还包括与所述第一再分布线路部分和所述第二再分布线 路部分的暴露部分电连接的连接构件。所述底板的侧表面接触所述侧壁的内表面。所述底板和所述侧壁由金属和合成树脂中的任一种制成。该半导体封装还包括插置于所述半导体芯片和所述底板之间的粘合构件。该半导体封装还包括具有开口的绝缘层，该开口用于暴露形成于所述半 导体芯片的上表面上的结合焊盘。所述底板、所述半导体芯片和所述绝缘层的总厚度与所述侧壁的高度相同。在所述容纳空间中的所述底板上以矩阵形式设置至少两个半导体芯片。 至少两个半导体芯片是相同种类的半导体芯片。 至少两个半导体芯片是不同种类的半导体芯片。所述至少两个半导体芯片的结合焊盘通过所述再分布线路彼此电连接。 至少两个半导体芯片堆叠于所述容纳空间中的所述底板上并通过与再分布线路电连接的穿通电极;波此电连接。所述半导体芯片是相同种类的半导体芯片。 所述半导体芯片是不同种类的半导体芯片。在本专利技术的另一个实施例中， 一种用于制造半导体封装的方法包括如下 步骤在底板上以网格形式形成分隔壁，由此界定容纳空间；在相应的容纳 空间中放置具有结合焊盘的好的半导体芯片；形成再分布线路，其具有与所 述结合焊盘电连接的第一端部以及与所述第一端部背向且在所述分隔壁上 延伸的第二端部；以及切割所述分隔壁和所述底板以分离出所述半导体芯片。在形成所述再分布线路的步骤之后，所述方法还包括如下步骤形成阻 焊剂图案以覆盖所述分隔壁和所述半导体芯片，所述阻焊剂图案具有用于暴 露所述再分布线路的部分的开本文档来自技高网...

【技术保护点】
一种晶片级半导体封装，包括：　半导体芯片，其包括上表面、与所述上表面相连的侧表面以及设置于所述上表面上的结合焊盘；　第一绝缘层图案，形成于所述半导体芯片的所述侧表面上和所述上表面的预定部分上从而暴露所述结合焊盘；　设置于所 述第一绝缘层图案上的再分布线路，所述再分布线路包括：　对应于所述半导体芯片的所述上表面的第一再分布线路部分，其中所述第一再分布线路部分的一端部连接到所述结合焊盘；以及　从所述第一再分布线路部分延伸的第二再分布线路部分，其中所述第 二再分布线路部分设置到所述半导体芯片的所述侧表面之外；以及　第二绝缘层图案，形成于所述再分布线路、所述第一绝缘层图案和所述半导体芯片的所述上表面的预定部分上，从而暴露出部分所述第一再分布线路部分和所述第二再分布线路部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：徐敏硕，梁胜宅，李升铉，金钟薰，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]