设置于半导体装置中的焊垫结构与相关方法制造方法及图纸

本发明专利技术揭露一种设置于半导体装置中的焊垫结构，以及用以形成该焊垫结构的方法。该半导体装置包含有基底，该焊垫结构包含有连接结构以及电感结构。该连接结构容许引线连接于其上。该电感结构耦合于该连接结构，用以降低该引线与该基底间的等效电容值。

【技术实现步骤摘要】

本专利技术涉及半导体装置中的焊垫，尤指一种可降低引线与基底间的等效 电容值的焊垫结构。
技术介绍
晶片是现今各种电子装置中极常见的组成元件之一。一般而言，晶片上必须设置有稳固的焊垫(Bonding pad ),让外部的引线(Bonding wire )可以 通过焊垫电连接至晶片的核心电路。经由焊垫，晶片中的核心电路可将输出 信号传送至外部电路，或接收外部电路传送来的输入信号。而在公知的半导 体工艺当中，为了避免剥离效应(Peel-off effect)的发生，并确保焊垫的可 靠度(Reliability )， 一般使用多个层金属层来作为焊垫的主要结构。然而，对于公知的焊垫结构而言，每两个相邻的金属层间都会存在寄生 电容(Parasitic capacitance), 最下方的金属层与晶片的基底(Substrate)间 也会存在寄生电容，整体来看，该些寄生电容相当于将引线连接至基底的等 效电容。由于引线与基底间存在等效电容，在外部电路通过引线及焊垫将信 号传送至核心电路的过程中，或是在核心电路通过焊垫及引线将信号传送至 外部电路的过程中，信号都会因焊垫的等效电容而散逸(Loss)至基底。此 外，焊垫的等效电容也会降低焊垫对于基底的噪声抗扰性(Noise immunity), 而导致噪声指数(Noise figure)的增加。这些负面的效应都会降低晶片的整 体效能，特别是对于高速应用电路的晶片而言，晶片效能降低的情形会更加 的明显。
技术实现思路
因此，本专利技术的目的之一，在于提供一种可降低引线与基底间的等效电 容值的焊垫结构，以解决公知技术所面临的问题。本专利技术的实施例揭露一种设置于半导体装置中的焊垫结构。该半导体装 置包含有基底，该焊垫结构包含有连接结构以及电感结构。该连接结构容许引线连接于其上。该电感结构耦合于该连接结构，用以降低该引线与该基底 间的等效电容值。附图说明图1、 3和4为本专利技术的焊垫结构的实施例示意图。 图2为图1的焊垫结构的等效电路图。附图标记说明100、 300、 400半导体装置 110、 310、 410基底 120、 320、 420焊垫结构140、 340、 341、 440、 441、 442、 443 连接结构 160、 360、 460电感结构Cpad、 Cpara 等效电谷 L等效电感M3、 M4、 M5、 M6、 M7、 M8 金属层具体实施例方式图1为本专利技术实施例的焊垫结构的示意图。本实施例的悍垫结构120设 置于半导体装置100中，用来将引线50电连接至半导体装置100中的核心 电路(未绘示)。其中，半导体装置100包含有基底110，焊垫结构120则包 含有连接结构140以及电感结构160。连接结构140用来连接引线50与该核心电路，以容许电信号经由连接 结构140传送于引线50与该核心电路之间。在本实施例中，连接结构140 共包含有三层金属层M6-M8，其中，金属层M6与M7通过一个或多个导 孔(Via)相互连接、金属层M7与M8通过一个或多个导孔相互连接、金属 层M8则可容许引线50连接于其上表面。电感结构160耦合于连接结构140，用来降低引线50与基底110间的等 效电容值(Effective capacitance ) Ceff。在本实施例中，电感结构160共包含 有三层金属层M3 M5，其中，每一金属层都形成线圈结构(Coil structure), 而金属层M3所形成的线圈结构通过导孔连接至基底110，以及通过另一导孔连4妻至金属层M4所形成的线圏结构，金属层M4所形成的线圈结构则通过导孔连接至金属层M5所形成的线圏结构。此外，焊垫结构120中各金属层间的空隙，以及电感结构160中各层线 圏结构内的空隙，则可由介电才才质(Dielectric material )来力口以i真才卜。图2为焊垫结构120的等效电路图，其中，Cpad为引线50与金属层M5 间的等效电容，L为金属层M5与基底110间的等效电感，Cp^则为金属层 M5与基底110间的寄生电容，基底IIO在图2中以接地符号表示。整体来 看，引线50与基底llO之间的等效电容值Ceff如以下方程式所示<formula>formula see original document page 5</formula>由以上式子可以得知，在特定的频率范围内，Ceff将会小于Cpad,特别 是在W-1/7Z^;:的情形下，Ceff将会等于零。换句话说，藉由在连接结构140与基底IIO之间增设电感结构160，在特定的频率范围内确实可有效地降低 引线50与基底llO之间的等效电容值Ceff。因此，当信号通过焊垫结构120 传输于引线50与该核心电路之间时，信号散逸至基底110的比率会变得较 低。此外，由于在本实施例中，引线50与基底110之间具有较低的等效电 容值Ceff,故引线50对于基底110的噪声抗扰性(Noise immunity )会变得 较好，因此，焊垫结构120的噪声指数(Noise figure )也会降得较低。以上 所述皆为本实施例的焊垫结构120优于公知的焊垫结构之处。由于在图1所示的实施例中，电感结构160设置于连接结构140的正下 方(亦即电感结构160位于连接结构140与基底110之间，且电感结构160 与连接结构140具有实质上相等的面积)，故增设电感结构160并不会导致 焊垫结构120在半导体装置100中占据更多的面积。此外，本实施例的焊垫 结构120完全相容于一般的互补金氧半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺，并不会因增设电感结构160的关而使用到额外 的掩模及工艺，故本实施例的焊垫结构120并不会造成半导体装置100在制 造成本上的增加。请注意，虽然在图1所示的实施例中，连接结构140与电感结构160都 包含有三层金属层，电感结构160中各金属层都形成方形的线圈结构，然而， 本专利技术并不以此为限，换句话说，在其他实施例的焊垫结构中，连接结构可 包含有一层或多层金属层，电感结构可包舍有一层或多层金属层，至于电感 结构中的各金属层则可形成方形或其他形状(例如圓形、八角形......)的线圈结构。另外，在其他实施例的焊垫结构中，电感结构并不一定要通过导孔 连接至基底，若电感结构与基底间并未通过导孔相互连接，引线与基底间依 旧会具有较低的等效电容值。此外，虽然在图1所示的实施例中由单一连接结构140搭配单一电感结 构160来形成单一焊垫结构120，然而，在其他实施例中，亦可以由多个个 连接结构共同搭配单一的电感结构以形成单一焊垫结构(此焊垫结构可供多 个个引线连接于其上)，或者是由多个相互邻近的电感结构共同搭配单一的 连接结构以形成单一焊垫结构，这些都是可行的作法，且形成的焊垫结构都 可让引线与基底间具有较低的等效电容值。举例来说，在图3所示的实施例中，由两个连结结构340与341搭配单 一电感结构360以形成单一焊垫结构320，其中，连结结构340与341分别 用来将引线51与52电连接至半导体装置300中的核心电路(未绘示)，而 在连结结构34()与341中不同的金属层间可通过一个本文档来自技高网...

【技术保护点】
一种设置于半导体装置中的焊垫结构，该半导体装置包含有基底，该焊垫结构包含有：连接结构，用以容许引线连接于其上；以及电感结构，耦合于该连接结构，用以降低该引线与该基底间的等效电容值。

【技术特征摘要】
1. 一种设置于半导体装置中的焊垫结构，该半导体装置包含有基底，该焊垫结构包含有连接结构，用以容许引线连接于其上；以及电感结构，耦合于该连接结构，用以降低该引线与该基底间的等效电容值。2. 如权利要求1所述的焊垫结构，其中该电感结构设置于该基底与该 连接结构之间。3. 如权利要求2所述的焊垫结构，其中该电感结构的面积实质上等于 该连接结构的面积。4. 如权利要求1所述的焊垫结构，其中该电感结构包含有多个层金属 层，该多个层金属层中的每一个金属层都形成线圈结构。5. 如权利要求4所述的焊垫结构，其中该多个层金属层中...

【专利技术属性】
技术研发人员：柯明道，萧渊文，曾玉光，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：71[]