本发明专利技术公开了一种用于非易失性存储器的设置方法，所述存储器具有单向设置比特信号，所述方法包括下列步骤：ａ）提供第一数据，该第一数据各自包括非易失性存储器数据页内的第一数目的第一状态连续比特；ｂ）将第一数据内的第一数目的第一状态连续比特解码成第二数目的第二状态连续比特；以及ｃ）在数据页内第一状态已解码成第二状态的部分设置第二数据。
【技术实现步骤摘要】
本专利技术有关非易失性存储器及其设置方法(programmingmethod),并且 尤其涉及一种用于电可擦除式可编程只读存储器(Electrically Erasable Programmable Read-Only Memory, EEPROM)或快闪存储器的设置装置以及 用于单向设置比特信号的非易失性存储器的设置方法。
技术介绍
非易失性存储器广泛使用于数据储存装置，尤其是EEPROM和快闪存 储器。由于内嵌与可移除式卡片形式的快闪存储器具有尺寸小、低功耗、高 速传输、稳定性高等特性，因此适于移动和手持式的装置环境。非易失性存 储器虽有上述优点，但仍有抹除次数限制、数据传输过程中存储空间的浪费、 错误数据传送等问题。因此，目前亟需一种单向设置比特信号的非易失性存储器的设置方法。 本专利技术利用纠错码(Error Correction Code, ECC)的纠错编码功能，以防止 存储器的比特错误、减少使用新数据页来设置所更改的数据、以及节省存储 器的储存空间。
技术实现思路
本部分摘述了本专利技术的某些特征，其他特征将在后续的段落进行叙述。 本专利技术由附加的权利要求书所定义，其合并于此部分以作为参考。本专利技术的主要目的为提供一种非易失性存储器的设置方法，用于单向设 置比特信号，该方法包括下列步骤a)提供第一数据，该第一数据各自包 括非易失性存储器数据页内的第一数目的第一状态连续比特；b)将第一数据内的第一数目的第一状态连续比特解码成第二数目的第二状态连续比特；以及c)在数据页内第一状态已解码成第二状态的部分，通过纠错码(ECC)将各自具有N个比特的第三数据设置为第二数据。第二数据各自具有(N+K)个比特，第二数据中任两个不同的数据具有M个比特的差异，其中N为正整数，K和M均为不小于3的整数，M小于(K+N)，其中若任意一个第三数据具有N个0的连续比特，则对应的第二数据具有至少(N+3)个1的连续比特。本专利技术的另一主要目的为提供一种用于被分割成多个数据页的非易失性存储器的控制器，该控制器用于单向设置比特信号，所述控制器包括解码模块和设置模块。解码模块用来解码非易失性存储器数据页内的第一数据。当第一数据各自包括第一数目的第一状态连续比特时，则将第一数目的第一状态连续比特解码成第二数目的第二状态连续比特，以指示用来设置第二数据的数据页部分。设置模块将各自具有N个比特的第三数据编码为(N+K)个比特的第二数据。第二数据中任意两个不同的数据具有M个比特的差异，其中N为正整数，K和M均为不小于3的整数，M小于(K+N)，其中若任意一个第三数据具有N个0的连续比特，则对应的第二数据具有至少(N+3)个1的连续比特。本专利技术的另一主要目的为提供一种单向设置比特信号的非易失性存储器储存系统，该系统包括存储模块、解码模块和设置模块。存储模块被分割成多个数据页以储存第二数据。解码模块用来解码非易失性存储器数据页内的第一数据。当第一数据各自包括第一数目的第一状态连续比特时，则将第一数目的第一状态连续比特解码成第二数目的第二状态连续比特，以指示用来设置包含ECC的第二数据的数据页部分。设置模块将第三数据编码成第二数据。第三数据各自具有N个比特，并被编码为成(N+K)个比特的第二数据。第二数据中任意两个不同的数据具有M个比特的差异，其中N为正整数，K和M均为不小于3的整数，M小于(K+N)，其中若任意一个第三 数据具有N个0的连续比特，则对应的第二数据具有至少(N+3)个1 的连续比特。附图说明图1为本专利技术第一实施例的用于非易失性存储器模块的控制器的示意图2A-2B为本专利技术第一实施例的设置方法流程图3A-3E为本专利技术的单向设置比特信号的非易失性存储器的第一实施 例的设置方法实例的示意图；以及图4显示了本专利技术第二实施例的单向设置比特信号的非易失性存储器储 存系统。主要元件符号说明10 非易失性半导体存储模块101数据页11 控制器111读取模块112 解码模块113处理器114 编码模块115设置模块S20 S25步骤40储存系统401 存储模块402读取模块403 解码模块404处理器405 编码模块406设置模块具体实施例方式图l、图2A、以及图2B显示了本专利技术的第一优选实施例。本实施例提供了控制器11以及非易失性半导体存储模块10。控制器11包括处理器113、解码模块112、编码模块114、读取模块111、以及设置模块115。处理器113用来控制控制器11的其他单元。解码模块112和处理器113电连接并用来解码数据。编码模块114和处理器113电连接并用来编码数据。读取模块111和处理器113电连接并用来读取数据。设置模块115和处理器113电连接并用来设置数据。非易失性半导体存储模块10用来储存数据。在本实施例中，非易失性半导体存储模块IO可为单层单元(SingleLevel Cdl，SLC)或多层单元(Multilevel Cell, MLC)的快闪存储器。在本实施例中，控制器11从数据页101中将第一数据内第一数目的第一状态连续比特解码到主机(未图示)，成为第二数目的第二状态连续比特，并将第三数据编码成第二数据后存入非易失性存储器模块10内所设置的数据页101。第二数据以纠错码(Error Correction Code, ECC)进行编码且能被记录在数据页101中以节省存储空间，而不是新数据页。本专利技术的技术特征以及所产生的技术效果将在下文中详述。如图2A的步骤S20和S21所示，控制器11发送读取命令至读取模块111以创建/更改FAT或其他目的，从而读取模块111读取数据页101内的数据。解码模块112可以将第一数目的第一状态连续比特进行解码。比特的第一状态为逻辑1，解码模块112可以从数据页101最后写入部分的结尾来解码第一数据。当然，解码模块112还可以从数据页101的起始处解码数据。如图2A步骤S22，控制器ll内的解码模块112进一步将第一数目的第一状态连续比特解码成第二数目的第二状态连续比特。解码模块112将1个字节0xff解码成2个比特00。也就是说，解码模块112将第一数据的连续比特1的4字节0xff解码成字节0x00。第二状态为逻辑0。第一数目和第二数目分别为8和2。因此，当数据页101内的数据为4字节的0xff时，则会转换为1字节的0x00。这些数据会被提供给主机。根据主机FAT的规则，当磁簇内的数据由0所组成时，则磁簇是可设置的。 也就是说，如果其中数据页第一状态解码成第二状态的部分够大，则控制器 11不会再次抹除非易失性半导体存储模块10内的磁区来设置新数据。存储模块只可以由0至1来单向设置比特信号。第一状态可为逻 辑0，而第二状态可为逻辑1。第一状态的位置可以为第一数据内的任 何地方。此外，就不同的编码算法而言，第一数目与第二数目可为任意整数。请参阅图2B的步骤S23，该步骤为将具有N个比特的第三数据写入非 易失性存储器模块10，处理器113接收来自主机的第三数据并传送该第三数 据至编码模块114。编码模块114以(N+K)个比特将第三数据编码为第二 数据，并将第二数据送回处理器113。第二数据中任意两个不同的数据具有 M个比特的差异。此处N定义为正整数，K和M均为不小于3的整数，且 M小于(K本文档来自技高网...
【技术保护点】
一种用于非易失性存储器的设置方法，所述存储器具有单向设置比特信号，该方法包括下列步骤： ａ）提供第一数据，该第一数据各自包括非易失性存储器数据页内的第一数目的第一状态连续比特； ｂ）将第一数据内的第一数目的第一状态连续比特解码成 第二数目的第二状态连续比特；以及 ｃ）在数据页内第一状态已解码成第二状态的部分设置第二数据。
【技术特征摘要】
1. 一种用于非易失性存储器的设置方法，所述存储器具有单向设置比特信号，该方法包括下列步骤a)提供第一数据，该第一数据各自包括非易失性存储器数据页内的第一数目的第一状态连续比特；b)将第一数据内的第一数目的第一状态连续比特解码成第二数目的第二状态连续比特；以及c)在数据页内第一状态已解码成第二状态的部分设置第二数据。2. 根据权利要求1所述的设置方法，其中，第二数据包含纠错码。3. 根据权利要求2所述的设置方法，该方法进一步包括提供具有N个 比特且被编码成第二数据的第三数据。4. 根据权利要求3所述的设置方法，其中，第二数据各自具有(N+K) 个比特，第二数据中任意两个不同的数据具有M个比特的差异，其中N为 正整数，K和M均为不小于3的整数，M小于(K+N)，其中若任意一个第 三数据具有N个0的连续比特，则对应的第二数据具有至少(N+3)个1的连续比特。5. 根据权利要求1所述的设置方法，其中，步骤c)使用汉明码。6. 根据权利要求1所述的设置方法，其中，比特信号具有值0或1， 并只能由0设置为1。7. 根据权利要求l所述的设置方法，其中，比特信号具有值0或1， 只能由1设置为0。8. 根据权利要求1所述的设置方法，其中，非易失性存储器使用文件分 配表文件系统。9. 根据权利要求1所述的设置方法，其中，数据页为一次性可编程的。10. 根据权利要求1所述的设置方法，其中，非易失性存储器包括电可 擦除可编程只读存储器或快闪存储器。11. 根据权利要求1所述的设置方法，其中，第一状态为1，第二状 态为0。12. 根据权利要求1所述的设置方法，其中，第一状态为0，第二状 态为1。13. 根据权利要求1所述的设置方法，其中，第一数目大于第二数目。14. 根据权利要求1所述的设置方法，其中，第一数目的第一状态连续 比特代表字节0xff，第二数目的第二状态连续比特代表比特00。15. —种用于非易失性存储器的控制器，所述存储器具有单向设置比特 信号并且该存储器被分割成多个数据页，所述控制器包括解码模块，用于解码非易失性存储器数据页内的第一数据，其中当第一 数据各自包括第一数目的第一状态连续比特时，则...
【专利技术属性】
技术研发人员：游祥雄，张毓安，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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