在NAND闪速控制器中根据优先级对解码任务进行排队制造技术

根据NAND闪速控制器中的优先级的解码任务的排队。一种用于在NAND5闪速存储器控制器中执行解码任务的装置包括：用于对第一优先级的解码任务进行排队的第一任务队列；用于对高于第一优先级的第二优先级的解码任务进行排队的第二任务队列；在接收到多个解码任务的数据部分时，根据解码任务的优先级，从第一和第二任务队列释放相应的解码任务以对数据的相应部分进行操作。第一和第二解码器在速度或复杂度不同的第一和第二解码方案下操作。输入切换电路可控制地将每个数据通道连接到第一或第二解码器。解码器完成控制电路在从第一或第二解码器接收到解码器完成信号时选择第一或第二解码器的输出。根据优先级，已完成的解码任务在第一和第二任务完成队列中排队。

In the NAND flash controller, the decoding task is queued according to priority

Queuing according to the priority decoding task in the NAND flash controller. A device for performing decoding tasks in NAND5 flash memory controller includes: a first decoding task queue tasks on the first priority queue; for decoding task second is higher than the first priority of the priority of the second task queue; multiple task data decoding at the receiving part, according to the decoding task priority, the corresponding decoding task is released from the first and second task queue operations using the corresponding part of the data. The first and second decoders operate under the first and second decoding schemes with different speeds or complexities. The input switching circuit can be used to connect each data channel to the first or second decoders. The decoder completion control circuit selects the output of the first or second decoders when the decoder completes the signal received from the first or second decoders. Queues are queued in the first and second task completion queues according to the priority of the completed decoding task.

【技术实现步骤摘要】
在NAND闪速控制器中根据优先级对解码任务进行排队相关申请的交叉引用本文要求2015年12月11日提交的未决的共同转让的美国临时专利申请号62/266,193的权益，其全部内容通过引用合并于此。
本公开的主题的实现通常属于用于在NAND闪速控制器中将解码任务根据其优先级指派给不同队列的方法和装置，包括适用于针对不同优先级的任务的不同解码器。
技术介绍
本文提供的
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描述是出于一般地呈现本公开的上下文的目的。本专利技术人的工作在该
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部分中描述工作的程度上以及在提交时可能没有以其他方式限定为现有技术的描述的各方面，既不明示地不暗示地被承认是抵触本公开的现有技术。多电平单元(MLC)NAND闪速存储器正变得普及，因为每单位数据存储的成本相对于单电平单元(SLC)NAND闪速存储器储器的成本减小。然而，因为多于一比特的信息被存储在每个单元中，所以MLCNAND闪速存储器还经历比SLCNAND闪速存储器更高的原始误比特率。为了满足可靠性要求，与在SLCNAND闪速存储器设备中相比，可以在MLCNAND闪速存储器设备中使用更高级的纠错方案。然而，诸如读取重试解码和软判定解码的高级纠错方案的复杂性可以增加NAND闪速存储器数据存取操作的时延。对于不同的应用，数据存取时延的影响将不同。例如，诸如主机数据读取的一些关键操作可能需要相对低的存储器存取时延，而诸如一些后台操作(例如，用于垃圾收集的数据存取)的其他操作可能对时延的程度较不敏感。
技术实现思路
一种用于在NAND闪速存储器控制器中执行解码任务的装置，所述装置包括：用于对第一优先级的解码任务进行排队的第一任务队列；用于对高于所述第一优先级的第二优先级的解码任务进行排队的第二任务队列；以及控制电路，所述控制电路在接收到用于多个解码任务的数据部分时，从所述第一任务队列和所述第二任务队列中释放所述多个解码任务中的相应解码任务，以根据所述多个解码任务中的相应解码任务的优先级来对所述数据部分中的相应部分进行操作。在这种装置中，其中，NAND闪速存储器控制器包括多个存储器通道，该装置可以进一步包括用于所述多个通道中的每个相应通道的相应第一任务队列、以及用于所述多个通道中的每个相应通道的相应第二任务队列。至少一个第一解码器在第一纠错码解码方案下进行操作，并且至少一个第二解码器在第二纠错码解码方案下进行操作，该第二纠错码解码方案在速度和复杂度中的一个或二者方面不同于第一纠错码解码方案。输入切换电路可控制地将每个数据通道连接到第一解码器和第二解码器中的一个。控制电路包括针对每个相应通道的相应通道任务控制块，以用于从针对该相应通道的相应第一任务队列和第二任务队列中释放解码任务，以控制所述输入切换电路将用于相应通道的相应数据引导到第一解码器和第二解码器中的一个。在这样的实现中，至少一个第一解码器包括多个第一解码器，至少一个第二解码器包括多个第二解码器，并且输入切换电路包括针对每个相应通道的相应解复用器，用于将所述相应通道上的数据可选择地引导到多个第一解码器和多个第二解码器中的一个；第一开关，用于将针对多个第一解码器的解复用器输出引导到多个第一解码器中的可用第一解码器；以及第二开关，用于将针对多个第二解码器的解复用器的输出引导到多个第二解码器中的可用解码器。这样的实现还可以进一步包括针对每个相应通道的相应缓冲器，用于保持在该相应通道上接收的数据，直至与该数据相对应的解码任务从第一任务队列和第二任务队列中的一个释放。这样的实现可以进一步包括输出切换电路，该输出切换电路用于输出第一解码器和第二解码器中的一个的输出。在这种实现中，控制电路包括解码器完成控制电路，该解码器完成控制电路在从第一解码器和第二解码器中的一个接收到解码器完成信号时，选择第一解码器和第二解码器中的一个的输出。这样的实现可以进一步包括用于对第一优先级的已完成的解码任务进行排队的第一任务完成队列，以及用于对所述第二优先级的已完成的解码任务进行排队的第二任务完成队列，其中解码器完成控制电路将每个已完成的解码任务加载到第一任务完成队列和第二任务完成队列中的一个中，并且控制电路进一步包括解码器完成状态控制电路，该解码器完成状态控制电路根据已完成的解码任务的优先级报告来自第一任务完成队列和第二任务完成队列中的已完成的解码任务。这样的装置可以进一步包括缓冲器，用于保持从NAND闪速存储器接收的数据，直至与数据相对应的解码任务从所述第一任务队列和所述第二任务队列中的一个中被释放。这样的装置可以进一步包括用于对第一优先级的已完成的解码任务进行排队的第一任务完成队列；以及用于对第二优先级的已完成的解码任务进行排队的第二任务完成队列，其中控制电路根据所述已完成的解码任务的优先级来报告来自所述第一任务完成队列和所述第二任务完成队列中的已完成的解码任务。一种用于在NAND闪速存储器控制器中执行解码任务的方法，可以包括：在第一任务队列中对第一优先级的解码任务进行排队；在第二任务队列中对高于所述第一优先级的第二优先级的解码任务进行排队；以及在接收到用于多个解码任务的数据部分时，从第一任务队列和第二任务队列中释放所述多个解码任务中的相应解码任务，以根据多个解码任务中的相应解码任务的优先级来对数据部分中的相应部分进行操作。在这种方法的一个实现中，其中在NAND闪速存储器控制器包括多个存储器通道时，对第一优先级的解码任务进行排队可以包括：针对多个通道中的每个相应通道来在相应第一任务队列中对解码任务进行排队；以及对第二优先级的解码任务进行排队可以包括：针对多个通道中的每个相应通道来在相应第二任务队列中对解码任务进行排队。该方法可以进一步包括将每个数据通道可控制地连接到第一解码器和第二解码器中的一个，第一解码器在第一纠错码解码方案下进行操作，第二解码器在第二纠错码解码方案下进行操作，第二纠错码解码方案在速度和复杂度中的一个或二者方面不同于第一纠错码解码方案。在这样的实现中，可控制地连接包括：将每个数据通道可控制地连接到多个第一解码器和多个第二解码器中的一个，多个第一解码器在第一纠错码解码方案下进行操作，多个第二解码器在第二纠错码解码方案下进行操作。这样的实现可以进一步包括：针对每个相应通道，将在相应通道上接收的数据保持在缓冲器中，直至与数据相对应的解码任务从第一任务队列和第二任务队列中释放。这样的实现还可以进一步包括：在第一任务完成队列中对第一优先级的已完成的解码任务进行排队；以及在第二任务完成队列中对第二优先级的已完成的解码任务进行排队；以及根据已完成的解码任务的优先级来报告来自所述第一任务完成队列和所述第二任务完成队列的完成的解码任务。这样的方法还可以进一步包括将从NAND闪速存储器接收的数据保持在缓冲器中，直至与数据相对应的解码任务从第一任务队列和第二任务队列中的一个中被释放。这种方法的实现可以进一步包括：在第一任务完成队列中对第一优先级的完成的解码任务进行排队，在第二任务完成队列中对第二优先级的完成的解码任务进行排队，以及根据已完成的解码任务的优先级来报告来自第一任务完成队列和第二任务完成队列中的已完成的解码任务。在这样的实现中，根据已完成的解码任务的优先级报告来自第一任务完成队列和第二任务完成队列中的已完成的解码任务包括：在报告第一优本文档来自技高网...

【技术保护点】
一种用于在NAND闪速存储器控制器中执行解码任务的装置，所述装置包括：第一任务队列，用于对第一优先级的解码任务进行排队；第二任务队列，用于对高于所述第一优先级的第二优先级的解码任务进行排队；以及控制电路，所述控制电路在接收到用于多个解码任务的数据部分时，从所述第一任务队列和所述第二任务队列中释放所述多个解码任务中的相应解码任务，以根据所述多个解码任务中的所述相应解码任务的优先级来对所述数据部分中的相应部分进行操作。

【技术特征摘要】
2015.12.11 US 62/266,1931.一种用于在NAND闪速存储器控制器中执行解码任务的装置，所述装置包括：第一任务队列，用于对第一优先级的解码任务进行排队；第二任务队列，用于对高于所述第一优先级的第二优先级的解码任务进行排队；以及控制电路，所述控制电路在接收到用于多个解码任务的数据部分时，从所述第一任务队列和所述第二任务队列中释放所述多个解码任务中的相应解码任务，以根据所述多个解码任务中的所述相应解码任务的优先级来对所述数据部分中的相应部分进行操作。2.根据权利要求1所述的装置，其中，所述NAND闪速存储器控制器包括多个存储器通道，并且其中，所述装置进一步包括：用于所述多个通道中的每个相应通道的相应第一任务队列以及用于所述多个通道中的每个相应通道的相应第二任务队列；至少一个第一解码器，所述至少一个第一解码器在第一纠错码解码方案下进行操作；至少一个第二解码器，所述至少一个第二解码器在第二纠错码解码方案下进行操作，所述第二纠错码解码方案在速度和复杂度中的一个或二个方面不同于所述第一纠错码解码方案；以及输入切换电路，所述输入切换电路可控制地将每个数据通道连接到所述第一解码器和所述第二解码器中的一个；其中，所述控制电路包括针对每个相应通道的相应通道任务控制块，用于从针对所述相应通道的所述相应第一任务队列和所述相应第二任务队列中释放解码任务，以控制所述输入切换电路将用于所述相应通道的相应数据引导到所述第一解码器和所述第二解码器中的一个。3.根据权利要求2所述的装置，其中：所述至少一个第一解码器包括多个第一解码器；所述至少一个第二解码器包括多个第二解码器；以及所述输入切换电路包括：针对每个相应通道的相应解复用器，用于将所述相应通道上的数据可选择地引导到所述多个第一解码器和所述多个第二解码器中的一个，第一开关，所述第一开关用于将针对所述多个第一解码器的解复用器输出引导到所述多个第一解码器中可用的第一解码器，以及第二开关，所述第二开关用于将针对所述多个第二解码器的解复用器的输出引导到所述多个第二解码器中可用的第二解码器。4.根据权利要求2所述的装置，进一步包括：针对每个相应通道的相应缓冲器，用于保持在所述相应通道上接收到的数据，直至与所述数据相对应的解码任务从所述第一任务队列和第二任务队列中的一个任务队列释放。5.根据权利要求2所述的装置，进一步包括：输出切换电路，所述输出切换电路用于输出所述第一解码器和所述第二解码器中的一个解码器的输出；其中：所述控制电路包括解码器完成控制电路，所述解码器完成控制电路在从所述第一解码器和所述第二解码器中的所述一个解码器接收到解码器完成信号时，选择所述第一解码器和所述第二解码器中的所述一个解码器的输出。6.根据权利要求5所述的装置，进一步包括：第一任务完成队列，用于对所述第一优先级的已完成的解码任务进行排队；以及第二任务完成队列，用于对所述第二优先级的已完成的解码任务进行排队；其中：所述解码器完成控制电路将每个已完成的解码任务加载到所述第一任务完成队列和所述第二任务完成队列中的一个任务完成队列中；并且所述控制电路进一步包括解码器完成状态控制电路，所述解码器完成状态控制电路根据所述已完成的解码任务的优先级来报告来自所述第一任务完成队列和所述第二任务完成队列的已完成的解码任务。7.根据权利要求1所述的装置，进一步包括：缓冲器，所述缓冲器用于保持从NAND闪速存储器接收到的数据，直至与所述数据相对应的解码任务从所述第一任务队列和所述第二任务队列中的一个任务队列中被释放。8.根据权利要求1所述的装置，进一步包括：第一任务完成队列，用于对所述第一优先级的已完成的解码任务进行排队；以及第二任务完成队列，用于对所述第二优先级的已完成的解码任务进行排队；其中：所述控制电路根据所述已完成的解码任务的优先级，报告来自所述第一任务完成队列和所述第二任务完成队列的已完成的解码任务。9.一种用于在NAND闪速存储器控制器中执行解码任务的方法，所述方法包括：在第一任务队列中对第一优先级的解码任务进行排队；在第二任务队...

【专利技术属性】
技术研发人员：付博，徐伟，黄政国，高耀龙，
申请(专利权)人：马维尔国际贸易有限公司，
类型：发明
国别省市：巴巴多斯,BB