指令延时控制方法、控制器以及存储器技术

本发明专利技术提供一种指令延时控制方法、控制器以及存储器，利用了满足预设条件的当前请求指令与其前一请求指令之间本来就存在时延的特点，在对当前请求指令进行延时处理前，先插入空白指令，使当前请求指令与前一请求指令之间不再连续。同时，空白指令与任何指令之间均不存在延时要求，因此，在对空白指令进行传输的期间，当前请求指令与前一请求指令间时延对应计时器的组合逻辑电路可以做好计时准备，当空白指令传输完成之后，不需等待即可直接工作。因此控制器工作频率得到了提升，进而提升了带宽利用率。另一方面，由于部分命令间插入了空白指令，因此组合逻辑电路不需要随时保持高速切换，这提升了控制器的鲁棒性。

Instruction delay control method, controller, and memory

The invention provides a command delay control method, controller and memory, using the current request satisfying the preset conditions between instruction and prior request instruction had delay characteristics in delay processing of the current request before the instruction to insert blank instruction, the instruction and the current request between the previous request instruction is no longer continuous. At the same time, the gap between the command and any instructions do not exist delay requirements, therefore, during the transmission of the blank, can do for the timing of combinational logic circuits with the previous instruction request instruction between the corresponding delay timer request when the blank instruction transmission is complete, can be directly without waiting for work. As a result, the frequency of the controller is improved and the utilization ratio of the bandwidth is improved. On the other hand, because some of the commands are inserted with blank instructions, combinational logic circuits do not need to keep high-speed switching at any time, which improves the robustness of the controller.

【技术实现步骤摘要】
指令延时控制方法、控制器以及存储器
本专利技术涉及电子
，尤其涉及指令延时控制方法、控制器以及存储器。
技术介绍
根据DDRSDRAM(DoubleDataRateSynchronousDynamicRandomAccessMemory，双倍速率同步动态随机存储器)协议(JESD79-3E，JESD79-2C，JESD209B)规定，数据的传输是通过对DDRSDRAM发出读写命令以及收发相应的数据来完成的。用户对DDRSDRAM的操作，通常都是通过DDRcontroller(DDR控制器)进行。DDRcontroller与PHY(物理层)之间通过工业标准协议DFI接口(DDRPHYInterface，双倍速率同步动态随机存储器物理层接口)(DFI3.0，DFI3.1，DFI4.0)进行命令的传递和数据的交换。PHY的工作频率一般是DDRcontroller的2倍或4倍，也即，DDRcontroller的一个时钟周期对应于PHY的2个或者4个时钟周期。由于DDRSDRAM自身的构造限制，在正常读写模式下，大部分命令之间都存在最小延时要求，而且读写命令与相应的数据之间也有延时要求。例如，DDRcontroller接收到用户连续下发的命令A和命令B后，在将命令A通过DFI传输到PHY之后，并不立即将命令B传输到PHY，而是先对命令B进行时延处理，使命令B与其前一命令A之间的时延达到最小时延之后再将命令B通过DFI接口传输给PHY。又例如，DDRcontroller接收到用户将数据“a1，a2，a3”写入存储器的请求之后，并不是将写入请求与待写入数据一起传送给PHY，而是先发送写入请求，然后在经过一定的时延之后再将待写入数据传输到PHY。命令与命令间、命令与数据之间需要一定的时延主要是数据存储器侧通过硬件电路处理用户命令需要花费一定的时间，因此时延是必须的。精确控制命令与命令或命令与数据之间的时延，使时延保持为满足要求的最小时延对提高DDRSDRAM的带宽利用率极为关键。而为了精确控制这些时延，一般是通过多个计时器来进行延时处理，计时器的启动与结束需要由大量的组合逻辑电路控制，这些组合逻辑间甚至还存在反馈。例如有两个连续的命令A、B，在DDRcontroller将命令A传输到PHY时，DDRcontroller需要启动与命令A、B间时延对应的各计时器计时，使各计时器同时开始计时。这个控制过程需要大量的组合逻辑电路在精准的时刻工作，达到各计时器同步开启计时的效果，但由于组合逻辑电路本身因素，很难在较短的时间内使各计时器达到同步启动的效果，因此，DDRcontroller需要给予充足的时间，保证各计时器均准备完成后再开始计时。这严重影响到DDRcontroller的时序，导致DDRcontroller工作最高频率受到极大限制。而根据DFI的协议规定，DDRcontroller的频率与PHY频率有固定的倍数关系的，降低controller的频率将导致DDRSDRAM的带宽利用率成倍下降。
技术实现思路
本专利技术提供的指令延时控制方法、控制器以及存储器，主要解决的技术问题是：提供一种延时控制方案，用以解决现有技术中因控制命令与命令间时延对应的组合逻辑电路复杂，在进行延时处理时需要花费额外的等待时间，进而降低DDRcontroller工作频率的问题。为解决上述技术问题，本专利技术提供一种指令延时控制方法，包括：确定接收到的当前请求指令是否满足预设条件，所述预设条件包括所述当前请求指令与前一请求指令之间的最小时延大于0；所述当前请求指令满足预设条件时，在所述当前请求指令之前插入至少一个周期的空白指令；对所述当前请求指令进行延时处理，使所述当前请求指令与所述前一请求指令之间的时延满足对应的最小时延的要求；将所述当前请求指令分配到数据命令接口的通道上以将其传输至物理层传输通道。进一步，若所述数据命令接口通道包括4个通道，将所述当前请求指令分配到数据命令接口的通道之前包括：从所述4个通道中指定一个作为第一通道以供激活指令、自刷新指令以及全部预充电指令共用，并从所述4个通道中指定两个第二通道以供读指令/带预充电的读指令、写指令/带预充电的写指令以及预充电指令共用，所述两个第二通道之间间隔有一个通道；将所述当前请求指令分配到数据命令接口的通道包括：将所述当前请求指令分配到预先为其指定的数据命令接口通道上。进一步，若所述数据命令接口通道包括2个通道，将所述当前请求指令分配到数据命令接口的通道之前包括：从所述2个通道中指定一个作为第一通道以供激活指令、自刷新指令以及全部预充电指令共用，并将所述两个通道均作为第二通道以供读指令/带预充电的读指令、写指令/带预充电的写指令以及预充电指令共用；将所述当前请求指令分配到数据命令接口的通道包括：将所述当前请求指令分配到预先为其指定的数据命令接口通道上。进一步，插入的所述空白指令所占用的时长小于等于所述当前请求指令与所述前一请求指令之间的最小时延。进一步，所述预设条件还包括：接收到所述当前请求指令的概率大于等于预设阈值。进一步，当接收到所述当前请求指令的概率小于预设阈值时，按照第一预设时延的要求控制所述当前请求指令与所述前一请求指令之间的时延，所述第一预设时延大于等于所述当前请求指令与所述前一请求指令之间的最小时延。进一步，对所述当前请求指令进行延时处理之前包括：自所述前一请求指令分配到预先为其指定的数据命令接口通道起，在处理插入空白指令期间完成对所述当前请求指令进行延时计时的各计时器的计时准备；对所述当前请求指令进行延时处理包括：通过所述各计时器的计时控制对所述当前请求指令进行延时。本专利技术还提供一种控制器，包括：条件判断模块，用于确定接收到的当前请求指令是否满足预设条件，所述预设条件包括所述当前请求指令与前一请求指令之间的最小时延大于0；指令插入模块，用于所述当前请求指令满足预设条件时，在所述当前请求指令之前插入至少一个周期的空白指令；延时处理模块，用于对所述当前请求指令进行延时处理，使所述当前请求指令与所述前一请求指令之间的时延满足对应的最小时延的要求；通道分配模块，用于将所述当前请求指令分配到数据命令接口的通道上以将其传输至物理层传输通道。进一步，条件判断模块用于判断所述当前请求指令与前一请求指令之间的最小时延是否大于0，并确定接收到所述当前请求指令的概率是否大于等于预设阈值；在所述当前请求指令与前一请求指令之间的最小时延大于0，且接收到所述当前请求指令的概率大于等于预设阈值时，判断所述当前请求指令满足预设条件。本专利技术还提供一种存储器器，包括用户接口、数据命令接口、物理层传输通道、数据存储器以及如上所述的控制器；所述数据存储器与所述控制器通过所述物理层传输通道连接。本专利技术的有益效果是：本专利技术提供的指令延时控制方法、控制器以及存储器，通过对接收到的当前请求指令进行判断，确定当前请求指令是否满足包括与前一请求指令之间存在时延的预设要求，当确定当前请求指令满足预设条件时，在当前请求指令之前插入至少一个周期的空白指令。插入空白指令之后再对当前请求指令进行延时处理，使当前请求指令与插入空白指令之前的“前一请求指令”之间的时延满足对应的最小时延要求，然后将当前请求指令分配到数据命令接口的通道上以将本文档来自技高网...

【技术保护点】
一种指令延时控制方法，其特征在于，包括：确定接收到的当前请求指令是否满足预设条件，所述预设条件包括所述当前请求指令与前一请求指令之间的最小时延大于0；所述当前请求指令满足预设条件时，在所述当前请求指令之前插入至少一个周期的空白指令；对所述当前请求指令进行延时处理，使所述当前请求指令与所述前一请求指令之间的时延满足对应的最小时延的要求；将所述当前请求指令分配到数据接口的通道上以将其传输至物理层传输通道。

【技术特征摘要】
1.一种指令延时控制方法，其特征在于，包括：确定接收到的当前请求指令是否满足预设条件，所述预设条件包括所述当前请求指令与前一请求指令之间的最小时延大于0；所述当前请求指令满足预设条件时，在所述当前请求指令之前插入至少一个周期的空白指令；对所述当前请求指令进行延时处理，使所述当前请求指令与所述前一请求指令之间的时延满足对应的最小时延的要求；将所述当前请求指令分配到数据接口的通道上以将其传输至物理层传输通道。2.如权利要求1所述的指令延时控制方法，其特征在于，若所述数据命令接口通道包括4个通道，将所述当前请求指令分配到数据命令接口的通道之前包括：从所述4个通道中指定一个作为第一通道以供激活指令、自刷新指令以及全部预充电指令共用，并从所述4个通道中指定两个第二通道以供读指令/带预充电的读指令、写指令/带预充电的写指令以及预充电指令共用，所述两个第二通道之间间隔有一个通道；将所述当前请求指令分配到数据命令接口的通道包括：将所述当前请求指令分配到预先为其指定的数据命令接口通道上。3.如权利要求1所述的指令延时控制方法，其特征在于，若所述数据命令接口通道包括2个通道，将所述当前请求指令分配到数据命令接口的通道之前包括：从所述2个通道中指定一个作为第一通道以供激活指令、自刷新指令以及全部预充电指令共用，并将所述两个通道均作为第二通道以供读指令/带预充电的读指令、写指令/带预充电的写指令以及预充电指令共用；将所述当前请求指令分配到数据命令接口的通道包括：将所述当前请求指令分配到预先为其指定的数据命令接口通道上。4.如权利要求1所述的指令延时控制方法，其特征在于，插入的所述空白指令所占用的时长小于等于所述当前请求指令与所述前一请求指令之间的最小时延。5.如权利要求1-4任一项所述的指令延时控制方法，其特征在于，所述预设条件还包括：接收到所述当前请求...

【专利技术属性】
技术研发人员：赵钦波，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东,44