一种ATE数字测试系统及其自检方法技术方案

本发明专利技术公开了一种ATE数字测试系统及其自检方法，该ATE数字测试系统，包括地址发生器、图形存储器、指令存储器、自检存储器以及驱动器，地址发生器与图形存储器、指令存储器和自检存储器均连接，自检存储器与总线相连，图形存储器与驱动器相连。本发明专利技术有效解决传统的自检方式没有验证到的部分，用于自检的图形包含除加一以外的循环、跳转、块循环等特殊指令，之后对此图形的运行轨迹进行监测，观察在高速运行下是否地址按照各个微指令进行相应的变化，由此验证系统的性能以及微指令部分的逻辑是否正常。可以更大程度上的体现诸多传统自检无法发现的潜在问题，使出厂的设备更稳定，故障率更小，在现场故障中更容易有针对性的排除干扰找到问题。

【技术实现步骤摘要】

本专利技术属于ATE数字测试系统
，尤其涉及一种ATE数字测试系统及其自检方法。
技术介绍
用于ATE领域的数字测试系统，在出厂前的检测和出场后的调试中自检都是必不可少的，自检的目的是能够充分暴露出潜在的问题，传统的自检项目有存储器自检、驱动器环回自检等。存储器自检是将数据写入到板内存储器中，再读出判断是否数据一致，主要验证存储器的功能是否良好。驱动器环回自检是将一段简单的图形从驱动器输出，经过内部或外部路径再回到驱动器进行比较，最终看比较结果是否与预期的一致。这些传统自检项目虽然验证了相关硬件的功能是否完好，但对性能和一些关键的逻辑并没有验证，例如各种微指令的运作是否正常以及某些微指令在高速运行下是否能正常工作。这些在实际中经常会用到的情况如果不进行验证很容易使产品存在隐患。
技术实现思路
专利技术目的：针对现有技术中存在的不足，本专利技术的目的是提供一种ATE数字测试系统，使出厂的设备更稳定，故障率更小，在现场故障中更容易有针对性的排除干扰找到问题。本专利技术的另一目的是提供一种上述ATE数字测试系统的自检方法。技术方案：为了实现上述专利技术目的，本专利技术采用的技术方案如下：一种ATE数字测试系统，包括地址发生器、图形存储器、指令存储器、自检存储器以及驱动器，地址发生器与图形存储器、指令存储器和自检存储器均连接，自检存储器与总线相连，图形存储器与驱动器相连。所述的自检存储器采用ISSI公司的IS61LV12824产品，为128K*24位的静态存储器。所述的地址发生器为ALTERA公司的EP1C6Q240C8产品，主要作用是产生地址。所述的ATE数字测试系统的自检方法，自检过程在开始时先将预先编好的自检图形存入图形存储器和指令存储器中，当系统运行时地址发生器会将第一个指令读出以确定下一步该怎样做，跟随指定动作的地址发生器将新地址发给指令存储器以产生下一条指令，同时将地址发给自检存储器作为数据存储起来，并使自检存储器地址加一；根据微指令，地址做出相应的变动，当自检执行完成，地址全部顺序存入自检存储器后，将自检存储器中的内容读到总线上，传到电脑中；将读出的地址序与正确的地址序对比，即可判断实际运行中地址是否按照微指令做出正确变化。所述的ATE数字测试系统的自检方法，在所述的地址发生器内设一个17位计数器，17位对应自检存储器的128K，计数器由与正常地址发生器同样的系统时钟提供时钟，每拍周期开始时，地址先加一，随后存储相应的数据。所述的ATE数字测试系统的自检方法，所述的指令以机器码的形式存储在存储器中，在对指令进行操作时是通过编写图形中的微指令来实现的，其中所用到的指令对应的微指令有以下几种：加一：将地址走一步，即顺序加一；循环：停留在当前地址，直到停留的周期数等于所设的循环次数，之后继续执行下一条指令；跳转：将地址更换到所设地址，跳转之后从新位置继续执行；块循环/块循环次：块循环为某一段整体循环，需要设置从哪开始循环，循环从开始位置到块循环指令当条；还需要设置循环次数，即整块内循环多少次，块循环指令会判断当前循环次数是否已经达到所设次数，当循环次数达到所设循环次数时，从块循环当条指令往下继续执行；结束：该微指令通常作为图形的最后一句，作用是将图形停止不再运行，地址将一直停在这个位置，直到系统下次重新运行。有益效果：与现有的技术相比，本专利技术的ATE数字测试系统及其自检方法，有效解决传统的自检方式没有验证到的部分，用于自检的图形包含除加一以外的循环、跳转、块循环等特殊指令，之后对此图形的运行轨迹进行监测，观察在高速运行下是否地址按照各个微指令进行相应的变化，由此验证系统的性能以及微指令部分的逻辑是否正常。可以更大程度上的体现诸多传统自检无法发现的潜在问题，使出厂的设备更稳定，故障率更小，在现场故障中更容易有针对性的排除干扰找到问题。附图说明图1是ATE数字测试系统的逻辑结构示意图；图2是地址发生器FPGA内实现自检存储器地址发生器的逻辑结构示意图；图3是自检时地址产生的示例图；左侧为微指令，右侧为地址。具体实施方式下面结合具体附图对本专利技术做进一步的说明。如图1所示，ATE数字测试系统，包括地址发生器、图形存储器、指令存储器、自检存储器以及驱动器，地址发生器与图形存储器、指令存储器和自检存储器均连接，自检存储器与总线相连，图形存储器与驱动器相连。其中，自检存储器可采用ISSI公司的IS61LV12824产品，为128K*24位的静态存储器。地址发生器为FPGA实现，本例中使用ALTERA公司的EP1C6Q240C8产品实现，主要作用是产生地址。一种ATE数字测试系统的自检方法，在系统运行时，地址发生器产生地址送到指令存储器和图形存储器作为地址。图形存储器接到地址后产生对应的数据即图形，输出到后继电路，完成相应功能。指令存储器接到地址后将对应的数据即指令送回到地址发生器，以便地址发生器由指令判断出下一拍的地址该如何变动，例如加一或跳转等。与此同时，为实现本自检方法，地址发生器同时送地址到自检存储器作为数据存入自检存储器当中，自检存储器的地址是地址发生器产生的另一套地址，称自检存储器地址，在地址发生器中由独立于正常地址发生器的逻辑来实现。该地址从自检开始至结束始终保持每拍加一，使得自检存储器可以将图形和指令运行所用地址每拍都存储下来。在地址发生器FPGA内该逻辑主要由一个17位计数器实现（如图2），17位对应自检存储器的128K，计数器由与正常地址发生器同样的系统时钟提供时钟，每拍周期开始时，地址先加一，随后存储相应的数据。由于将地址作为数据存储，地址在本例中是用于控制1M的图形、指令存储器，所以是22位的，不同于16位的其它数据，所以自检存储器区别于其它存储器，选用24位数据位宽的存储器，以便存储22位的地址。该存储器深度为128K，足以满足自检图形的长度。自检过程在开始时先将预先编好的自检图形存入图形和指令存储器中，当系统运行时地址发生器会将第一个指令读出以确定下一步该怎样做，跟随指定动作的地址发生器将新地址发给指令存储器以产生下一条指令，同时将地址发给自检存储器作为数据存储起来，并使自检存储器地址加一。指令以机器码的形式存储在存储器中，在对指令进行操作时是通过编写图形中的微指令来实现的，其中所用到的指令对应的微指令有几种（如图3）：加一：将地址走一步，即顺序加一。循环：停留在当前地址，直到停留的周期数等于所设的循环次数，之后继续执行下一条指令。跳转：将地址更换到所设地址，本例中跳转目的地直接以地址表示。跳转之后从新位置继续执行。块循环/块循环次：块循环为某一段整体循环，需要设置从哪开始循环，循环从开始位置到块循环指令当条，本例中开始位置以地址表示。还需要设置循环次数，即整块内循环多少次，块循环指令会判断当前循环次数是否已经达到所设次数，当循环次数达到所设循环次数时，从块循环当条指令往下继续执行。结束：该微指令通常作为图形的最后一句，作用是将图形停止不再运行，地址将一直停在这个位置，直到系统下次重新运行。根据以上微指令，地址做出相应的变动，当自检执行完成，地址全部顺序存入自检存储器后，将自检存储器中的内容读到总线上，传到电脑中。由于图形是预先编好的，所以地址正常的各种动作也是固定的即正确的地址序已经确定，本文档来自技高网...

【技术保护点】
一种ATE数字测试系统，其特征在于，包括地址发生器、图形存储器、指令存储器、自检存储器以及驱动器，地址发生器与图形存储器、指令存储器和自检存储器均连接，自检存储器与总线相连，图形存储器与驱动器相连。

【技术特征摘要】
1.一种ATE数字测试系统，其特征在于，包括地址发生器、图形存储器、指令存储器、自检存储器以及驱动器，地址发生器与图形存储器、指令存储器和自检存储器均连接，自检存储器与总线相连，图形存储器与驱动器相连。2.根据权利要求1所述的ATE数字测试系统，其特征在于，所述的自检存储器采用ISSI公司的IS61LV12824产品，为128K*24位的静态存储器。3.根据权利要求1所述的ATE数字测试系统，其特征在于，所述的地址发生器为ALTERA公司的EP1C6Q240C8产品，主要作用是产生地址。4.权利要求1所述的ATE数字测试系统的自检方法，其特征在于，自检过程在开始时先将预先编好的自检图形存入图形存储器和指令存储器中，当系统运行时地址发生器会将第一个指令读出以确定下一步该怎样做，跟随指定动作的地址发生器将新地址发给指令存储器以产生下一条指令，同时将地址发给自检存储器作为数据存储起来，并使自检存储器地址加一；根据微指令，地址做出相应的变动，当自检执行完成，地址全部顺序存入自检存储器后，将自检存储器中的内容读到总线上，传到电脑中；将读出的地址序与正确的地址序对比，即可判断实际运行中...

【专利技术属性】
技术研发人员：高爽，王浩，
申请(专利权)人：江苏艾科半导体有限公司，
类型：发明
国别省市：江苏;32