嵌入式芯片测试方法及系统技术方案

一种嵌入式芯片测试方法及系统，所述系统包括：测试仪、测试平台以及锁存器，其中：所述测试仪，适于生成测试信号并通过测试信号输出端输出；所述测试平台，包括：测试信号输入端、锁存控制端以及测试结果输出端，其中：所述测试信号输入端分别与所述测试仪的测试信号输出端及所述嵌入式芯片的测试信号输入端耦接，所述锁存控制端与所述锁存器耦接；所述测试结果输出端与所述测试仪的测试结果输入端耦接；所述锁存器，包括：响应信号输入端，与所述嵌入式芯片的数据输出端耦接；锁存数据输出端，与所述测试结果输出端耦接。采用所述方法及系统，可以减少嵌入式芯片的测试时延，提升测试速度。

【技术实现步骤摘要】

本专利技术涉及芯片测试领域，尤其涉及一种嵌入式芯片测试方法及系统。
技术介绍
嵌入式存储器IP不存在外部引脚，能够节省焊盘(PAD)空间以及引脚所占据的空间，因此广泛应用于系统级芯片(SOC)中。在实际应用中，在嵌入式存储器出厂之前，可以对嵌入式存储器的功能进行测试，以获知当前的嵌入式存储器是否能够正常工作。由于嵌入式存储器没有引脚，只有电极触点，因此无法直接通过现有的芯片测试装置对其进行测试。在现有技术中，通常采用内建自测试(Built In Self Test，BIST)来间接地对嵌入式存储器进行测试，通过探针卡以及连接导线等将嵌入式存储器与测试装置连接，从而对嵌入式存储器进行测试。然而，在采用现有的BIST方法对嵌入式存储器进行测试时，测试装置的输入和输出端口均存在时延，存在测试时延较长的问题，导致无法进行高速频率测试。
技术实现思路
本专利技术实施例解决的问题是如何减少嵌入式芯片的测试时延，提升测试速度。为解决上述问题，本专利技术实施例提供一种嵌入式芯片测试系统，包括：测试仪、测试平台以及锁存器，其中：所述测试仪，适于生成测试信号并通过测试信号输出端输出；所述测试平台，包括：测试信号输入端、锁存控制端以及测试结果输出端，其中：所述测试信号输入端分别与所述测试仪的测试信号输出端及所述嵌入式芯片的测试信号输入端耦接，所述锁存控制端与所述锁存器耦接；所
述测试结果输出端与所述测试仪的测试结果输入端耦接；所述锁存器，包括：响应信号输入端，与所述嵌入式芯片的数据输出端耦接，适于接收所述嵌入式芯片对所述测试信号处理之后生成的响应信号；锁存数据输出端，与所述测试结果输出端耦接，适于在接收到所述锁存控制端发送的锁存信号时将所述响应信号锁存，并将锁存之后的响应信号输入至所述测试结果输出端。可选的，所述锁存控制端与预设的外部时钟耦接，所述锁存器适于接收所述外部时钟生成的时钟信号，并在检测到所述时钟信号电平跳变时，将所述响应信号锁存。可选的，所述锁存控制端与预设的控制器耦接，所述锁存器适于接收所述控制器生成的控制信号，控制所述锁存器将所述响应信号锁存。可选的，所述测试平台包括：探针卡以及与所述探针卡耦接的焊盘，所述探针卡包括多根探针，所述探针的数量大于等于所述嵌入式芯片电极触点的数量。可选的，所述嵌入式芯片为嵌入式存储器。为解决上述问题，本专利技术实施例还提供了一种嵌入式芯片测试方法，包括：接收测试仪生成的测试信号，并将所述测试信号输入至待测试嵌入式芯片；接收锁存器输出的锁存之后的响应信号，并将所述锁存之后的响应信号输入至所述测试仪，其中：所述响应信号为所述待测试嵌入式芯片对所述测试信号处理之后生成，所述锁存器在接收到锁存信号时对所述响应信号进行锁存，得到锁存之后的响应信号。可选的，所述锁存器在接收到锁存信号时对所述响应信号进行锁存，包括：所述锁存器接收到外设时钟生成的时钟信号，并在检测到所述时钟信号电平跳变时，将所述响应信号锁存。可选的，所述锁存器在接收到锁存信号时对所述响应信号进行锁存，包
括：所述锁存器接收到预设的控制器生成的控制信号时，将所述响应信号锁存。可选的，所述嵌入式芯片为嵌入式存储器。与现有技术相比，本专利技术实施例的技术方案具有以下优点：通过测试平台的测试信号输入端输入测试信号，通过锁存控制端向锁存器输入锁存信号。在接收到锁存控制端发送的锁存信号时，锁存器对响应信号进行锁存并输入至测试结果输出端。由于测试结果输出端输出的信号为锁存之后的响应信号，因此，测试平台输出端的时延并没有对锁存之后的响应信号的状态产生影响，故可以忽略输出时延，从而可以减少测试时延，提高测试速度。附图说明图1是现有的一种嵌入式芯片测试系统的结构示意图；图2是现有嵌入式芯片测试系统进行测试芯片时的时序图；图3是本专利技术实施例中的一种嵌入式芯片测试系统结构示意图；图4是本专利技术实施例中的一种嵌入式芯片测试系统进行测试芯片时的时序图；图5是本专利技术实施例中的一种嵌入式芯片测试方法的流程图。具体实施方式在现有技术中，通常采用内建自测试(Built In Self Test，BIST)来间接地对嵌入式存储器进行测试，通过探针卡以及连接导线等将嵌入式存储器与测试装置连接，从而对嵌入式存储器进行测试。然而，在采用现有的BIST方法对嵌入式存储器进行测试时，测试装置的输入和输出端口均存在时延，存在测试时延较长的问题，导致无法进行高速频率测试。参照图1，给出了现有技术中的一种嵌入式芯片测试系统的结构示意图，包括：测试仪101、测试平台102，其中：测试仪101与测试平台102通过信号传输线耦接，测试平台102包括多
个焊盘1021以及对应的探针1022，待测试的嵌入式芯片104的电极触点与测试平台102中的多个焊盘1021耦接。测试仪101生成测试信号，并输入至测试平台102。由于嵌入式芯片104的电极触点与测试平台102的焊盘1021耦接，因此测试平台102可以将测试信号输入至嵌入式芯片104。嵌入式芯片104对测试信号进行处理，生成对应的响应信号，并将响应信号经由测试平台102输入至测试仪101，测试仪101根据响应信号判断测试的嵌入式芯片104是否能够正常工作。参照图2，给出了图1中测试系统在对嵌入式芯片104进行测试时的时序图。图2中，ADD表示为地址信号的时序图，AE_PAD表示为测试仪101生成的测试信号的时序图，AE_int表示为嵌入式芯片104接收到的测试信号的时序图，DOUT_int表示为嵌入式芯片104输出的响应信号的时序图，DOUT表示为测试仪101接收到的测试结果的时序图。如图2所示，在t0时刻，测试仪101生成测试信号，测试信号AE_PAD为高电平，在t1时刻，嵌入式芯片104接收到测试信号AE_int，因此，测试信号AE_int为高电平。也就是说，测试仪101生成的测试信号在输入到嵌入式芯片104中时，存在一定的输入时延，输入时延的时长为：t1-t0。存在输入时延的原因在于：测试信号在从测试仪101生成到输入至嵌入式芯片104的过程中，需经过信号传输线、探针1022以及焊盘1021的传输，输入时延是由测试经过信号传输线、探针1022以及焊盘1021等时所产生。在t2时刻，嵌入式芯片104输出响应信号，在t3时刻，测试仪101接收到响应信号。也就是说，嵌入式芯片104输出的响应信号在输入到测试仪101中时，存在一定的输出时延，输出时延的时长为t3-t2。输出时延存在的原因与输入时延存在的原因相同，此处不做赘述。在t4时刻，完成一个测试周期，也就是说，现有的测试系统的一个测试周期为t0～t4，而事实上，在t3时刻，测试过程已经结束。从上述内容中可知，现有的测试系统存在输入时延以及输出时延，即存在测试时延较大的问题，因此无法对芯片进行高速频率测试。在输出时延较大时，测试仪接收到的响应信号的状态可能发生改变，导致测试仪接收到的
响应信号的状态可能与实际状态不同，例如，响应信号实际状态为正常状态，而测试仪接收到响应信号的状态异常的问题，导致误判情况的发生。在本专利技术实施例中，通过测试平台的测试信号输入端输入测试信号，通过锁存控制端向锁存器输入锁存信号。在接收到锁存控制端发送的锁存信号时，锁存器对响应信号本文档来自技高网...

【技术保护点】
一种嵌入式芯片测试系统，其特征在于，包括：测试仪、测试平台以及锁存器，其中：所述测试仪，适于生成测试信号并通过测试信号输出端输出；所述测试平台，包括：测试信号输入端、锁存控制端以及测试结果输出端，其中：所述测试信号输入端分别与所述测试仪的测试信号输出端及所述嵌入式芯片的测试信号输入端耦接，所述锁存控制端与所述锁存器耦接；所述测试结果输出端与所述测试仪的测试结果输入端耦接；所述锁存器，包括：响应信号输入端，与所述嵌入式芯片的数据输出端耦接，适于接收所述嵌入式芯片对所述测试信号处理之后生成的响应信号；锁存数据输出端，与所述测试结果输出端耦接，适于在接收到所述锁存控制端发送的锁存信号时将所述响应信号锁存，并将锁存之后的响应信号输入至所述测试结果输出端。

【技术特征摘要】
1.一种嵌入式芯片测试系统，其特征在于，包括：测试仪、测试平台以及锁存器，其中：所述测试仪，适于生成测试信号并通过测试信号输出端输出；所述测试平台，包括：测试信号输入端、锁存控制端以及测试结果输出端，其中：所述测试信号输入端分别与所述测试仪的测试信号输出端及所述嵌入式芯片的测试信号输入端耦接，所述锁存控制端与所述锁存器耦接；所述测试结果输出端与所述测试仪的测试结果输入端耦接；所述锁存器，包括：响应信号输入端，与所述嵌入式芯片的数据输出端耦接，适于接收所述嵌入式芯片对所述测试信号处理之后生成的响应信号；锁存数据输出端，与所述测试结果输出端耦接，适于在接收到所述锁存控制端发送的锁存信号时将所述响应信号锁存，并将锁存之后的响应信号输入至所述测试结果输出端。2.如权利要求1所述的嵌入式芯片测试系统，其特征在于，所述锁存控制端与预设的外部时钟耦接，所述锁存器适于接收所述外部时钟生成的时钟信号，并在检测到所述时钟信号电平跳变时，将所述响应信号锁存。3.如权利要求1所述的嵌入式芯片测试系统，其特征在于，所述锁存控制端与预设的控制器耦接，所述锁存器适于接收所述控制器生成的控制信号，控制所述锁存器将所述响应信号锁存。4.如权利要求1所述的嵌入式芯片测...

【专利技术属性】
技术研发人员：權彞振，倪昊，赵子鉴，程昱，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31