一种嵌入式封装及封装方法技术

本发明专利技术公开一种嵌入式封装，包含：预填塑封料的引线框架，及设置其上的若干芯片，预填塑材料填充引线框架镂空结构，使引线框架形成一平面无镂空整体；围绕引线框架分布设置的引脚；金属片，连接在部分芯片上；第一层压层，其包覆在芯片、引线框架、金属片和引脚上；对应引脚、以及各个芯片中用于连接各个引脚的区域处，第一层压层设有由芯片或引脚的表面至第一层压层外表面的导电结构；各个芯片需连接引脚处的导电结构与引脚或其他芯片的导电结构电性连接。本发明专利技术将多芯片嵌入在预制的引线框架上，并被包覆在层压层中通过导电结构连接，提高热性能和电性能，便于完成柔性功率和逻辑混合设计，具有三维堆叠能力，可进行系统级封装。

【技术实现步骤摘要】

本专利技术涉及一种半导体封装技术，具体涉及一种采用预填塑封料的引线框架、硅或预制芯片以及铜金属片的新型嵌入式封装及封装方法。
技术介绍
如图1所示，NXP公司出品了一个嵌入式功率场效应晶体管(power M0SFET)技术，其中功率场效应晶体管(MOSFET) 11两面分别设有电镀层(上电镀层12和下电镀层13)，上电镀层12间隔设有漏极区121、栅极区122和源极区123，其中上电镀层12的栅极区122和源极区123分别连通功率MOSFET的栅极和源极。而上电镀层的漏极121区连接下电镀层13，将功率MOSFET的漏极通过上电镀层12与下电镀层13的连接引至上电镀层的漏极区121，从而使实现功率MOSFET器件的漏极、栅极和源极都设置在一个面上，便于封装，同时可将芯片封装做的更薄。NXP公司的该嵌入式功率场效应晶体管芯片中，场效应晶体管芯片的厚度为150微米，芯片焊锡贴片在36微米的铜箔上，整个封装厚度为200微米，尺寸为3.2毫米X 3.2毫米。如图2所示，AOS公司出品了一种设有引线框架(Ieadframe)21、金属片(clip)22和预制芯片(pre-molded chip)的多芯片(multi chip)功率MOSFET封装技术。底层设置引线框架21，芯片二 24和芯片三25设置在引线框架21上，芯片二 24和芯片三25上设置有金属片22，金属片22上设有芯片一 23。金属片22与引线框架21电路连接，芯片三25为预制芯片，其设有厚度为100微米的倒装硅芯片(silicon flip bond)，芯片二 24和芯片三25通过金属片22键合连接，芯片一为集成电路芯片，其通过金线键合连接至引线(lead)。整个封装厚度为1.1毫米，尺寸为3.5毫米X 5毫米。NXP公司的封装技术虽然具有可实现柔性封装设计；实现很薄的封装工艺；在该种平台下更容易实施系统级封装(SIP)等优点，但其缺点在于，没有良好的性能表现，该器件的阻值为7到8毫欧；对于高功率器件发热现象严重。上述AOS公司封装技术的优点在于:具有较好的电性能和热性能；通过使用预制芯片实现较薄的裸片封装(thin die package);和传统的封装工艺具有良好的兼容性。然而其缺点在于，由于打线的线弧高度和堆积式的结构，其工艺无法实现较薄的封装；在之后的工艺流程中非常难以实现系统级封装(SIP);由于打线(wire bond)的工艺限制无法实现柔性(flexible)的封装设计；；在助焊剂清洁工艺后对打线(WB)造成难度大、封装良率低、成本高、不灵活的问题；引线框架的复杂结构以及在高温封装工艺中引起的翘曲变形也会导致塑封溢料(mold flash)的问题；功率芯片与逻辑芯片互连需要采用昂贵的金线，成本太高。
技术实现思路
本专利技术提供，在多芯片连接的功率场效应晶体管与逻辑芯片混合器件中实现高电性能表现和柔性封装，通过降低导通电阻降低功率损失，具有更好的热管理性能，可进行系统级封装，可靠性好，成本低，尺寸紧凑。为实现上述目的，本专利技术提供一种新型嵌入式封装，其特点是，包含: 预填塑封料的引线框架，及设置其上的若干芯片； 若干引脚，围绕上述引线框架分布设置； 引线框架上的塑封材料，填充引线框架镂空结构，使引线框架形成一平面无镂空整体； 金属片，设置在若干芯片中的部分芯片上，该些芯片通过金属片电性连接；金属片一端电性连接至引脚； 第一层压层，其包覆在上述芯片、引线框架、金属片和引脚上； 对应上述引脚、以及各个芯片中用于连接各个引脚的区域处，第一层压层设有由芯片或引脚的表面至第一层压层外表面的过孔； 各个过孔中电镀填充金属，形成导电结构； 各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接；或者，各芯片与其他芯片之间通过对应导电结构电性连接。若干上述芯片包含有第一芯片、第二芯片和第三芯片。上述第一芯片为逻辑芯片。上述第一芯片通过环氧粘结在引线框架上，顶部通过若干导电结构分别连接至对应引脚。上述第二芯片为MOSFET功率芯片。上述第二芯片的底部漏极电性连接引线框架，顶部栅极和顶部源极通过导电结构分别连接至对应引脚。上述第三芯片为MOSFET功率倒装芯片。上述第三芯片底部栅极和源极分别设有焊球，通过焊球电性连接弓丨线框架。上述引线框架对应连接第三芯片栅极处设有栅极弓I脚，第三芯片栅极处的焊球连接在该栅极引脚上。上述引线框架包含有分离设置的第一载片台和第二载片台，第一芯片与第二芯片设置在第一载片台上；第三芯片设置在第二载片台上。上述金属片设在上述第二芯片的漏极和第三芯片的源极上，第二芯片的漏极和第三芯片的源极通过金属片电性连接。上述金属片为具导电性质的金属片。上述金属片为铜片或镍片。上述第一层压层为PP层。上述第一层压层上还设有第二层压层，该第二层压层包覆在上述导电结构及其延伸部分上。上述第二层压层为PP层。上述过孔设为锥形，连接芯片或引脚表面一端的口径小于第一层压层外表面一端的口径。上述第一层压层表面上还铺设有散热金属箔，该散热金属箔所设的位置与金属片和/或芯片相对应。上述散热金属箔采用具良好导热特性的金属。上述散热金属箔采用铜或铝。上述第一层压层与第二层压层之间还堆叠设有若干层中间层压层。上述中间层压层设有电子器件。一种上述的新型嵌入式封装的封装方法，其特点是，该方法包含以下步骤: 芯片贴片设置在预填塑封料的引线框架上，并在设置完成的芯片、引线框架和引脚上铺设第一层压层； 对应芯片需连接引脚的区域及所对应的引脚处，第一层压层分别钻过孔，并在各个过孔中电镀形成导电结构，该导电结构由芯片或引脚表面延伸至第一层压层表面； 各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接；或者，各芯片与其他芯片之间通过对应导电结构电性连接。第一层压层钻过孔前，在第一层压层上预先层压一层导电层； 在过孔中形成所述导电结构后，对导电层进行蚀刻，以形成芯片及其对应引脚或其他芯片的导电结构之间的电性连接线路。铺设第一层压层时，该第一层压层上单面具有金属箔；在过孔中形成导电结构后，对金属箔进行蚀刻，以形成芯片及其对应引脚或其他芯片的导电结构之间的电性连接线路。导电结构之间完成电性连接后，在第一层压层上铺设第二层压层，该第二层压层包覆导电结构及其电性连接的线路。在铺设第一层压层前，在若干功率芯片上设置金属片，以实现各功率芯片之间电性连接，金属片还电性连接至相应引脚。本专利技术和现有技术的多芯片封装技术相比，其优点在于，本专利技术将多芯片安装在预填塑封料的引线框架上，并被嵌入包覆在层压层中，通过金属片连接各个MOSFET功率芯片，通过过孔电镀金属实现功率芯片，集成电路芯片和引脚的互连，实现功率芯片和逻辑芯片的混合集成；降低了封装厚度，单芯片层可控制在650微米以内，堆栈芯片厚度可控制在900微米以内；通过金属层的互连加强了散热性能，实现了更好的热性能和电性能；预填塑封料引线框架和层压层的设计便于完成柔性功率和逻辑混合设计；具有三维堆叠能力可进行系统级封装；预填塑封料引线框架对贴片的焊锡位置具有固定作用，可以预防焊锡桥连，提高了焊接品质；同时预填塑封料引线框架作为一个闭合无镂空的结构，可以很好的实本文档来自技高网...

【技术保护点】
一种新型嵌入式封装，其特征在于，包含：预填塑封料的引线框架，及设置其上的若干芯片；若干引脚，围绕所述引线框架分布设置；引线框架上的塑封材料，填充引线框架镂空结构，使引线框架形成一平面无镂空整体；金属片，设置在若干芯片中的部分芯片上，该些芯片通过金属片电性连接；金属片一端电性连接至引脚；第一层压层，其包覆在所述芯片、引线框架、金属片和引脚上；对应所述引脚、以及各个芯片中用于连接各个引脚的区域处，第一层压层设有由芯片或引脚的表面至第一层压层外表面的过孔；各个过孔中电镀填充金属，形成导电结构；各个芯片需连接引脚的区域上的导电结构与该些区域分别对应的引脚上的导电结构电性连接；或者，各芯片与其他芯片之间通过对应导电结构电性连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：牛志强，潘华，鲁明朕，何约瑟，鲁军，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US