数据写入方法、存储器存储装置与存储器控制器制造方法及图纸

本发明专利技术提供一种数据写入方法、存储器存储装置与存储器控制器，用于控制一可复写式非易失性存储器模块。此可复写式非易失性存储器模块包括至少一个存储器芯片，并且每一个存储器芯片包括多个实体抹除单元。此数据写入方法包括：将数据写入至至少一个第一实体抹除单元；根据此数据产生第一错误校验码与第二错误校验码，其中第二错误校验码能校验的比特数大于第一错误校验码能校验的比特数；以及将第二错误校验码写入至一个第二实体抹除单元，其中第一实体抹除单元与第二实体抹除单元属于相同的存储器芯片。由此，存储器空间的使用会更有效率。

【技术实现步骤摘要】

本专利技术是有关于一种数据写入方法，且特别是有关于一种用于可复写式非易失性存储器模块的数据写入方法、存储器存储装置与存储器控制器。
技术介绍
数码相机、移动电话与MP3播放器在这几年来的发展十分迅速，使得消费者对存储介质的需求也急速增加。由于可复写式非易失性存储器模块（例如，闪存）具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内置于上述所举例的各种便携式多媒体装置中。 一般来说，为了确保数据的安全性，存储在可复写式非易失性存储器模块中的数据会被编码以产生一个错误校验码。若数据中发生错误，此错误校验码可以用来更改发生的错误。一种做法是，可复写式非易失性存储器模块中包括了多个存储器芯片，其中一个存储器芯片会被用来存储错误校验码，而其他的存储器芯片可用来存储数据。如此一来，当存储数据的一个存储器芯片损坏时，可以用其他的数据与错误校验码来恢复损坏的数据。然而，当可复写式非易失性存储器模块中只包括了少数几个存储器芯片(例如，2个)时，则有大比例的存储器空间会被用来存储错误校验码，造成存储器空间的使用没有效率。因此，如何增加存储器空间的使用效率并提升数据的安全性，为此领域技术人员所关心的问题。
技术实现思路
本专利技术提供一种数据写入方法、存储器存储装置与存储器控制器，可以提升存储器空间的使用效率并且增加数据的安全性。> 本专利技术一范例实施例提出一种数据写入方法，用于控制一可复写式非易失性存储器模块。此可复写式非易失性存储器模块包括至少一个存储器芯片，每一个存储器芯片包括多个实体抹除单元。每一个实体抹除单元包括多个实体程序化单元，每一个实体抹除单元中的实体程序化单元包括多个快实体程序化单元以及多个慢实体程序化单元，其中快实体程序化单元的写入速度比慢实体程序化单元的写入速度快。此数据写入方法包括：将第一数据仅写入至至少一个快实体程序化单元；根据第一数据产生第一错误校验码，其是用以校验被写入至少部分第一数据的单个快实体程序化单元中的部分比特；根据第一数据产生第二错误校验码，其是用以校验被写入至少部分第一数据的快实体程序化单元，且第二错误校验码能校验的比特数大于第一错误校验码能校验的比特数；将第一错误校验码及第二错误校验码写入至至少一个实体抹除单元；将第二数据仅写入至至少一个慢实体程序化单元；根据第二数据产生第三错误校验码，其是用以校验被写入至少部分第二数据的单个慢实体程序化单元中的部分比特；根据第二数据产生第四错误校验码，其是用以校验被写入第二数据的慢实体程序化单元的至少其中之一，且第四错误校验码能校验的比特数大于第三错误校验码能校验的比特数；以及将第三错误校验码以及第四错误校验码写入至至少一个实体抹除单元。 在一范例实施例中，上述的每一个快实体程序化单元是与每一个慢实体程序化单元共用一字符线，且上述的实体抹除单元、快实体程序化单元及慢实体程序化单元是属于相同的存储器芯片。 在一范例实施例中，上述的第一错误校验码及第三错误校验码为错误检查及校验码。每一个上述的实体程序化单元包含一数据比特区以及一冗余比特区。第一数据及第二数据是写入数据比特区中，而每一个冗余比特区是写入第一错误校验码及第三错误校验码。第二错误校验码及第四错误校验码是为奇偶校验码。第二错误校验码是用以当存有第一数据的快实体程序化单元的至少其中之一产生错误时，根据一奇偶校验算法修正产生错误的快实体程序化单元。第四错误校验码是用以于存有第二数据的慢实体程序化单元的至少其中之一产生错误时，根据奇偶校验算法修正产生错误的慢实体程序化单元。 在一范例实施例中，上述的数据写入方法还包含下列步骤：将第二错误校验码写入至至少一个快实体程序化单元；以及将第四错误校验码写入至至少一个慢实体程序化单元。 在一范例实施例中，上述的第二错误校验码及第四错误校验码是分别与第一数据及第二数据写入至相异的实体抹除单元。 以另外一个角度来说，本专利技术一范例实施例提出一种数据写入方法，用于控制上述的可复写式非易失性存储器模块。此数据写入方法包括：将第一数据写入至至少一个第一实体抹除单元；根据第一数据产生第一错误校验码，其是用以校验被写入至少部分第一数据的单个实体程序化单元中的部分比特；根据第一数据产生第二错误校验码，其是用以校验被写入至少部分第一数据的实体程序化单元，且第二错误校验码能校验的比特数大于第一错误校验码能校验的比特数；以及将第二错误校验码写入至一个第二实体抹除单元，其中第一实体抹除单元与第二实体抹除单元属于相同的存储器芯片。 在另一范例实施例中，上述的第一错误校验码为错误检查及校验码。每一个实体程序化单元是包含一数据比特区以及一冗余比特区，第一数据是写入数据比特区中，而每一个冗余比特区是写入第一错误校验码。第二错误校验码是为奇偶校验码，其是用以于存有第一数据的实体程序化单元的至少其中之一产生错误时，根据奇偶校验算法修正产生错误的实体程序化单元。 在另一范例实施例中，上述的第二实体抹除单元不同于第一实体抹除单元。 在另一范例实施例中，上述的第一实体抹除单元的数量大于1，并且第二实体抹除单元为第一实体抹除单元的其中之一。 在另一范例实施例中，上述的每一个实体抹除单元中的实体程序化单元包括多个快实体程序化单元以及多个慢实体程序化单元。快实体程序化单元的写入速度比慢实体程序化单元的写入速度快，第一数据是仅被写入至至少一个快实体程序化单元。 在另一范例实施例中，上述的数据写入方法还包括：将第二数据仅写入至至少一个慢实体程序化单元，并且每一个快实体程序化单元是与每一个慢实体程序化单元共用一字符线；根据第二数据产生第三错误校验码，其是用以校验被写入至少部分第二数据的单个慢实体程序化单元中的部分比特；根据第二数据产生第四错误校验码，其是用以校验被写入第二数据的慢实体程序化单元的至少其中之一，且第四错误校验码能校验的比特数大于第三错误校验码能校验的比特数；以及将第三错误校验码及第四错误校验码写入至一个实体抹除单元。 以另外一个角度来说，本专利技术一范例实施例提出一种存储器存储装置，包括连接器、上述的可复写式非易失性存储器模块与存储器控制器。连接器是用以电性连接至主机系统。存储器控制器是电性连接至连接器与可本文档来自技高网...

【技术保护点】
一种数据写入方法，用于控制一可复写式非易失性存储器模块，其特征在于，该可复写式非易失性存储器模块包括至少一存储器芯片，每一该至少一存储器芯片包括多个实体抹除单元，每一该些实体抹除单元包括多个实体程序化单元，每一该些实体抹除单元的该些实体程序化单元包括多个快实体程序化单元以及多个慢实体程序化单元，其中该些快实体程序化单元的写入速度比该些慢实体程序化单元的写入速度快，该数据写入方法包括：将一第一数据仅写入至该些快实体程序化单元中的至少其中之一；根据该第一数据产生一第一错误校验码，该第一错误校验码是用以校验被写入至少部分该第一数据的单个该快实体程序化单元中的部分比特；根据该第一数据产生一第二错误校验码，该第二错误校验码是用以校验被写入至少部分该第一数据的该快实体程序化单元，且该第二错误校验码能校验的比特数大于该第一错误校验码能校验的比特数；将该第一错误校验码及第二错误校验码写入至该些实体抹除单元至少其中之一；将一第二数据仅写入至该些慢实体程序化单元中的至少其中之一；根据该第二数据产生一第三错误校验码，该第三错误校验码是用以校验被写入至少部分该第二数据的单个该慢实体程序化单元中的部分比特；根据该第二数据产生一第四错误校验码，该第四错误校验码是用以校验被写入该第二数据的该些慢实体程序化单元的至少其中之一，且该第四错误校验码能校验的比特数大于该第三错误校验码能校验的比特数；以及将该第三错误校验码以及该第四错误校验码写入至该些实体抹除单元至少其中之一。...

【技术特征摘要】
1.一种数据写入方法，用于控制一可复写式非易失性存储器模块，其特
征在于，该可复写式非易失性存储器模块包括至少一存储器芯片，每一该至
少一存储器芯片包括多个实体抹除单元，每一该些实体抹除单元包括多个实
体程序化单元，每一该些实体抹除单元的该些实体程序化单元包括多个快实
体程序化单元以及多个慢实体程序化单元，其中该些快实体程序化单元的写
入速度比该些慢实体程序化单元的写入速度快，该数据写入方法包括：
将一第一数据仅写入至该些快实体程序化单元中的至少其中之一；
根据该第一数据产生一第一错误校验码，该第一错误校验码是用以校验
被写入至少部分该第一数据的单个该快实体程序化单元中的部分比特；
根据该第一数据产生一第二错误校验码，该第二错误校验码是用以校验
被写入至少部分该第一数据的该快实体程序化单元，且该第二错误校验码能
校验的比特数大于该第一错误校验码能校验的比特数；
将该第一错误校验码及第二错误校验码写入至该些实体抹除单元至少其
中之一；
将一第二数据仅写入至该些慢实体程序化单元中的至少其中之一；
根据该第二数据产生一第三错误校验码，该第三错误校验码是用以校验
被写入至少部分该第二数据的单个该慢实体程序化单元中的部分比特；
根据该第二数据产生一第四错误校验码，该第四错误校验码是用以校验
被写入该第二数据的该些慢实体程序化单元的至少其中之一，且该第四错误
校验码能校验的比特数大于该第三错误校验码能校验的比特数；以及
将该第三错误校验码以及该第四错误校验码写入至该些实体抹除单元至
少其中之一。
2.根据权利要求1所述的数据写入方法，其特征在于，每一该些快实体
程序化单元是与每一该些慢实体程序化单元共用一字符线，且该些实体抹除
单元、该些快实体程序化单元及该些慢实体程序化单元属于相同的该存储器
芯片。
3.根据权利要求1所述的数据写入方法，其特征在于，该第一错误校验
码及该第三错误校验码为错误检查及校验码，且每一该些实体程序化单元是
包含一数据比特区以及一冗余比特区，该第一数据及该第二数据是写入该些

\t数据比特区中，而每一该些冗余比特区是写入该第一错误校验码及该第三错
误校验码；
该第二错误校验码及该第四错误校验码是为奇偶校验码，该第二错误校
验码是用以当存有该第一数据的该快实体程序化单元的至少其中之一产生错
误时，根据一奇偶校验算法修正产生错误的该快实体程序化单元，该第四错
误校验码是用以于存有该第二数据的该慢实体程序化单元的至少其中之一产
生错误时，根据该奇偶校验算法修正产生错误的该慢实体程序化单元。
4.根据权利要求1所述的数据写入方法，其特征在于，还包含下列步骤：
将该第二错误校验码写入至该些快实体程序化单元的其中之一；以及
将该第四错误校验码写入至该些慢实体程序化单元的其中之一。
5.根据权利要求1所述的数据写入方法，其特征在于，该第二错误校验
码及该第四错误校验码是分别与该第一数据及该第二数据写入至相异的该些
实体抹除单元。
6.一种数据写入方法，用于控制一可复写式非易失性存储器模块，其特
征在于，该可复写式非易失性存储器模块包括至少一存储器芯片，每一该至
少一存储器芯片包括多个实体抹除单元，并且每一该些实体抹除单元包括多
个实体程序化单元，该数据写入方法包括：
将一第一数据写入至该些实体抹除单元中的至少一第一实体抹除单元；
根据该第一数据产生一第一错误校验码，该第一错误校验码是用以校验
被写入至少部分该第一数据的单个该实体程序化单元中的部分比特；
根据该第一数据产生一第二错误校验码，该第二错误校验码是用以校验
被写入至少部分该第一数据的该实体程序化单元，且该第二错误校验码能校
验的比特数大于该第一错误校验码能校验的比特数；以及
将该第二错误校验码写入至该些实体抹除单元中的一第二实体抹除单
元，其中该至少一第一实体抹除单元与该第二实体抹除单元属于相同的该至
少一存储器芯片。
7.根据权利要求6所述的数据写入方法，其特征在于，该第一错误校验
码为错误检查及校验码，每一该些实体程序化单元是包含一数据比特区以及
一冗余比特区，该第一数据是写入该些数据比特区中，而每一该些冗余比特
区是写入该第一错误校验码；
该第二错误校验码是为奇偶校验码，该第二错误校验码是用以于存有该
第一数据的该些实体程序化单元的至少其中之一产生错误时，根据奇偶校验
算法修正产生错误的该实体程序化单元。
8.根据权利要求6所述的数据写入方法，其特征在于，该第二实体抹除
单元不同于该至少一第一实体抹除单元。
9.根据权利要求6所述的数据写入方法，其特征在于，该至少一第一实
体抹除单元的数量大于1，并且该第二实体抹除单元为该些第一实体抹除单
元的其中之一。
10.根据权利要求6所述的数据写入方法，其特征在于，每一该些实体
抹除单元的该些实体程序化单元包括多个快实体程序化单元以及多个慢实体
程序化单元，其中该些快实体程序化单元的写入速度比该些慢实体程序化单
元的写入速度快，该第一数据是仅被写入至该些快实体程序化单元的至少其
中之一。
11.根据权利要求10所述的数据写入方法，其特征在于，还包括：
将一第二数据仅写入至该些慢实体程序化单元中的至少其中之一，并且
每一该些快实体程序化单元是与每一该些慢实体程序化单元共用一字符线；
根据该第二数据产生一第三错误校验码，该第三错误校验码是用以校验
被写入至少部分该第二数据的单个该慢实体程序化单元中的部分比特；
根据该第二数据产生一第四错误校验码，该第四错误校验码是用以校验
被写入该第二数据的该些慢实体程序化单元的至少其中之一，且该第四错误
校验码能校验的比特数大于该第三错误校验码能校验的比特数；以及
将该第三错误校验码及该第四错误校验码写入至该些实体抹除单元的其
中之一。
12.一种存储器存储装置，其特征在于，包括：
一连接器，用以电性连接至一主机系统；
一可复写式非易失性存储器模块，包括至少一存储器芯片，其中每一该...

【专利技术属性】
技术研发人员：梁鸣仁，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾;71