本发明专利技术公开了一种ＳＯＣ芯片器件，在所述ＳＯＣ芯片器件封装内，还包括ＳＤＲＡＭ芯片，所述ＳＤＲＡＭ芯片与所述ＳＯＣ芯片通过金线相连接。本发明专利技术非常有效的降低了ＳＤＲＡＭ信号线所产生的电磁辐射，降低其对无线前端的干扰，提高了最后接收信号的信噪比，并且也提高了器件的集成度。
【技术实现步骤摘要】
本专利技术涉及一种半导体器件，尤其是一种SOC芯片器件。
技术介绍
SDRAM (synchronous dynamic random access memory)同步动态随机访问存储器 在现代电子设计中被广泛应用。其最大特点是高容量，高速度，被用作数据存储空间或者程 序存储空间。其通常运行速度通常在几十兆，甚至百兆频率上。如此高速信号，极容易产生 高频辐射信号。同时加上SDRAM信号线繁多，随之辐射源也增多，对板级EMI (电磁兼容性) 提出了很高的要求。在手持终端方案设计中，SDRAM和FLASH等高速器件的辐射向来都是 一个棘手的问题。在现有技术中，为了避免辐射所带来的干扰，SDRAM芯片器件和SOC芯片 都是单独进行封装，然后分开设置在PCB板上，通过增加两个芯片之间的距离来减小干扰。
技术实现思路
本专利技术所要解决的技术问题是提供一种SOC芯片器件，能够大大的减小SDRAM芯 片和射频模块的相互干扰，提高整个链路的信号信噪比，并且能够提高器件的集成度。为解决上述技术问题，本专利技术SOC芯片器件的技术方案是，在所述SOC芯片器件封 装内，还包括SDRAM芯片，所述SDRAM芯片与所述SOC芯片通过金线相连接。作为本专利技术SOC芯片器件的进一步改进是，所述SDRAM芯片数据信号接口与封装 的管脚之间还设置有上升下降时间控制电路，所述上升下降时间控制电路中包括开关电 路，所述开关电路从电源端到接地端依次包括第一电阻、第一开关、第一 PMOS管、第二开关 和第二电阻，所述第一开关连接到第一 PMOS管的源极，所述第二开关连接到第一 PMOS管 的栅极和漏极，所述第一 PMOS管的栅极连接所述封装的管脚，所述第一 PMOS管的源极通过 一个电容接地，该第一 PMOS管的源极还连接第二 PMOS管的栅极，所述第二 PMOS管的漏极 和衬底端接地，第二 PMOS管的源极连接所述SDRAM芯片与封装的管脚相对应的数据信号接本专利技术非常有效的降低了 SDRAM信号线所产生的电磁辐射，降低其对无线前端的 干扰，提高了最后接收信号的信噪比，并且也提高了器件的集成度。附图说明下面结合附图和实施例对本专利技术作进一步详细的说明图1为本理想信号回流的示意图；图2为实际情况中的信号回流示意图；图3为信号回路的磁场耦合示意图；图4为本专利技术SOC芯片器件中上升下降时间控制电路的示意图；图5为本专利技术SOC芯片器件中芯片位置的示意图。图中附图标记为具体实施例方式电磁干扰即EMI (Electromagnetic Interference)，指系统通过传导或者辐射，发射电磁波并影响其他系统或本系统内其他子系统的正常工作。对于EMI，可以按照电磁干 扰的途径来分为辐射干扰、传导干扰和感应耦合干扰三种形式。辐射干扰就是指如果騷扰 源不是处在一个全封闭的金属外壳内，它就可以通过空间向外辐射电磁波，其辐射场强取 决于装置的騷扰电流强度、装置的等效阻抗，以及騷扰源的发射频率。如果騷扰源的金属外 壳带有缝隙与孔洞，则辐射的强度与干扰信号的波长有关。当如果孔洞的大小和波长可以 比拟时，则可形成干扰子辐射源向四周辐射，辐射场中金属物还可以形成二次辐射；传导干 扰，顾名思义，騷扰源主要是利用与其相连的导线向外部发射，也可以通过公共阻抗耦合， 或接地回路耦合，将干扰带入其他电路，传导干扰是电磁干扰的一种重要形式；感应耦合干 扰的途径是介于辐射途径与传导途径之间的第三条途径，当騷扰源的频率较低时，騷扰电 源的辐射能力有限。同时騷扰又不直接与其它导体连接，此时电磁騷扰能量则通过与其相 邻的导体产生感应耦合，将电磁能转移到其他导体上去，在邻近导体内感应出騷扰电流或 者电压。感应耦合可以通过导体间的电容耦合的形式出现，也可以由电感耦合的形式或电 容、电感混合出现。EMI的产生通常有两种路径，主要是电压瞬变和信号回流两种。对于高速数字期间，产生高频交流信号时的电压瞬变是产生电磁干扰的一个重要 原因。数字信号在开关输出时产生的频谱不是单一的，而是融合了很多高次谐波分量，这些 谐波的振幅由器件的上升或者下降时间来决定，信号上升和下降越快，开关频率越高，则产 生的辐射能量越多。这个电磁能量的外泄就会造成电磁干扰问题。另外一个产生电磁辐射的原因就是信号回流。理想情况下，回流如图1所示，存在 于信号走线正下方的参考平面。但事实情况信号回流是多方面的参考平面，相邻走线，介 质都有可能成为回流途径。在理想情况下由于信号和地回流之间的环路面积很小，所以产 生的EMI也很低。但如果相邻参考平面上存在缝隙等非理想因素时，会导致回流面积增大， 低电感的耦合作用减弱，将会有更多的电磁能量辐射增加，如图2所示。图3是从磁力线的角度来分析影响EMI大小。从图中可以看到信号和回流外部 区域，由于磁场的极性相反，可以相互抵消，而中部回流区磁场作用是相互增强的，因此它 是对外辐射的主要来源。从这图中我们看到只要缩短信号和回流之间的距离，就可以很好 的抵消外围的影响，同时也能大大抑制本回路对外部电路的影响。本专利技术公开了一种SOC芯片器件，如图5所示，在所述SOC芯片器件封装内，还包 括SDRAM芯片，所述SDRAM芯片与所述SOC芯片通过金线相连接。如图4所示，所述SDRAM芯片数据信号接口与封装的管脚之间还设置有上升下降 时间控制电路，所述上升下降时间控制电路中包括开关电路，所述开关电路从电源端到接 地端依次包括第一电阻、第一开关、第一 PMOS管、第二开关和第二电阻，所述第一开关连接 到第一 PMOS管的源极，所述第二开关连接到第一 PMOS管的栅极和漏极，所述第一 PMOS管 的栅极连接所述封装的管脚，所述第一 PMOS管的源极通过一个电容接地，该第一 PMOS管的 源极还连接第二 PMOS管的栅极，所述第二 PMOS管的漏极和衬底端接地，第二 PMOS管的源 极连接所述SDRAM芯片与封装的管脚相对应的数据信号接口。在图4的实施例中，所述上升下降时间控制电路中包括多组并联连接的开关电路，各个开关电路中第一 PMOS管的栅极都连接到所述封装的管脚，最后一个开关电路的第 一 PMOS管的源极连接所述电容。Irctrl是一组上升时间控制信号。当其开关闭合时，从电源至负载电容Ci之间的 电阻变小，充电电流变大，信号上升时间变短。通过Irctrl<X:0>总线控制信号的配置，其 中χ是开关电路的数量，可以改变输出信号的上升时间，闭合的开关数量越多，信号的上升 时间就越短。如果上升时间变长，则意味着辐射信号的频率变小，其高次谐波的能量变小， 对高频段的辐射也相应减少。同理，Ifctrl是一组下降时间控制信号。当其开关闭合时，从负载电容Ci处的放 电电流变大，放电时间变短，信号下降时间变短。通过控制Ifctrl<X:0>总线信号，可以改 变输出信号的下降时间，可以有效控制信号下降时引入的辐射信号。如图5所示，所述SDRAM芯片被设置在SOC芯片上数字电路部分的区域。所述SOC芯片中，射频模块被设置在芯片的角落。所述SDRAM芯片与所述SOC芯片通过尽可能短的金线相连接。在图5中，底部芯片是SOC芯片，上面是SDRAM芯片，中间连线是金线。在该实施 例中SOC芯片布局为考虑降低电磁本文档来自技高网...
【技术保护点】
一种ＳＯＣ芯片器件，其特征在于，在所述ＳＯＣ芯片器件封装内，还包括ＳＤＲＡＭ芯片，所述ＳＤＲＡＭ芯片与所述ＳＯＣ芯片通过金线相连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：张亮，罗升龙，
申请(专利权)人：锐迪科科技有限公司，
类型：发明
国别省市：HK[中国|香港]
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