具有沟槽结构的ＳＯＩ高压功率器件芯片的制备方法技术

本发明专利技术的具有沟槽结构的ＳＯＩ高压功率器件芯片的制备方法，首先在ＳＯＩ基板表面开设凹陷区和至少一隔离沟槽，再在凹陷区填充氧化物，并对隔离沟槽和待制备低压器件的局部区域同时进行氧化，使相对于所述隔离沟槽部位的残余顶层硅部分全部被氧化，接着再将隔离沟槽填充满氧化物，随后进行掺杂、淀积在内的一系列处理后分别形成作为高压功率器件和低压器件漏极、源极和栅极的Ｐ型区域、Ｎ型区域以及栅极区域，随后再淀积一氧化层，使得处于ＳＯＩ基板的顶层硅两侧的氧化物的厚度接近一致，以形成对称结构，最后再生成分别与各Ｐ型区域、Ｎ型区域及栅极区域相接触的各金属子区域，由此可形成耐７００Ｖ以上高压的多器件芯片。

【技术实现步骤摘要】

本专利技术涉及一种SOI高压功率器件的制备方法，特别涉及一种具有沟槽结构的 SOI高压功率器件芯片的制备方法。
技术介绍
功率集成电路有时也称高压集成电路，是现代电子学的重要分支，可为各种功率 变换和能源处理装置提供高速、高集成度、低功耗和抗辐照的新型电路，广泛应用于电力控 制系统、汽车电子、显示器件驱动、通信和照明等日常消费领域以及国防、航天等诸多重要 领域。其应用范围的迅速扩大，对其核心部分的高压器件也提出了更高的要求。由于功率集成电路常常结合了高压功率晶体管、控制转换器以及单片逻辑功能器 件等，因此高压器件和低压逻辑器件必须集成在一块芯片上。绝缘体上硅(SOI)作为一种 理想的介质隔离材料，可以有效地实现高、低功率模块，以及高、低电压器件之间的隔离，彻 底消除电干扰，简化器件的结构设计，而且SOI隔离区面积较结隔离小，大大节约了管芯面 积，减小了寄生电容，可以方便地集成不同的电路和器件。因此，SOI技术应用于高压器件 及功率集成电路具有明显的优势，有着广泛的应用前景。集成600V以上SOI高压功率器件的IC产品广泛应用于荧光灯，开关电源控制等 领域。与体硅SOI高压器件相比，常规SOI高压器件由于其介质埋层(BOX)的存在，阻止了 耗尽层向衬底扩展，其纵向击穿电压较低。通常200V及其以下SOI高压器件的设计相对比 较容易，而600V以上产品的设计难度较大。考虑SOI顶层硅厚度对临界击穿电场的影响，当硅膜厚度较大时(通常大于1微 米)，随其厚度增加，纵向击穿电压增大；当硅膜厚度较小时(通常小于1微米)，随其厚度 减小，纵向击穿电压增大。目前采用超薄顶层硅(0.2 0.5微米)，利用缩短电离积分路径 来提高硅的纵向临界击穿电场，并采用线性漂移区掺杂实现均勻分布电场，是制造600V以 上SOI高压器件最有效方法。然而，由于现有工艺的限制，SOI材料顶层硅厚度一般大于1微米，为实现0. 2 0. 5微米薄硅层，工艺上采用局部氧化减薄技术，即LOCOS工艺。目前的技术存在的问题是 需要较长时间进行局部氧化以形成2微米左右的场氧化层，并且场氧化层形成后明显高出 硅片顶部平面近1微米，如图1所示，在SOI基底(其包括底层硅11、氧化夹层12和顶层硅 13)局部区域制作出的氧化层14，其明显高出SOI基底上表面。虽然可以在其上直接延长 多晶硅栅以调控漂移区电场，但是高出部分对后续光刻过程的精度容易造成较大影响。再 有，由于SOI高压控制芯片内部通常同时包括高压器件和部分低压器件，高压器件之间、以 及高压器件与低压器件之间采用的沟槽(即Trench)隔离，低压器件之间采用的LOCOS隔 离。因此，如何将Trench工艺和LOCOS工艺有效结合，以形成高质量的器件芯片，实已成为 本领域技术人员亟待解决的技术课题。
技术实现思路
本专利技术的目的在于提供一种具有沟槽结构的SOI高压功率器件芯片的制备方法。为了达到上述目的及其他目的，本专利技术提供的具有沟槽结构的SOI高压功率器件芯 片的制备方法，包括步骤1)在包含底层、氧化夹层和顶层硅的SOI基板表面的相对于待形成 的高压功率器件的漂移区的位置和作为器件隔离区的位置，分别同时开设凹陷区和至少一隔 离沟槽，其中，凹陷区和隔离沟槽的深度相同，但深度并未触及所述SOI基板的氧化夹层；2) 在所述凹陷区填充氧化物；3)对填充了氧化物的结构所具有的隔离沟槽和待制备低压器件 的局部区域同时进行氧化，使相对于所述隔离沟槽部位的残余顶层硅部分全部被氧化；4)再 将经过氧化的结构中所具有的隔离沟槽填充满氧化物；5)对已填充满氧化物的结构进行包 括掺杂、淀积在内的处理以分别形成作为高压功率器件和低压器件的漏极、源极和栅极的P 型区域、N型区域以及栅极区域；6)在已形成P型区域、N型区域和栅极区域的结构的漂移区 上方再淀积一氧化层，使得处于所述SOI基板的顶层硅两侧的氧化物的厚度接近一致，以形 成对称结构；以及7)在已形成对称结构的结构上再生成分别与各P型区域、N型区域及栅极 区域相接触的各金属子区域，由此形成被隔离沟槽隔离的高压功率器件和低压器件。其中，开设了所述凹陷区和隔离沟槽后，相应部位残余顶层硅厚度可在0. 2-0. 5 微米之间。较佳地，与所述高压功率器件的栅极区域相接触的金属子区域可为金属场板，所 述金属场板一端接近与所述漏极区域相接触的金属子区域；另一端与所述栅极区域接触。其中，所述高压功率器件的P型区域可包括对所述SOI基板的顶层硅掺杂后依序 形成的p-well体区、欧姆接触区和p-body体接触区；N型区域可为欧姆接触区。此外，上述方法所形成的高压功率器件可为横向器件，例如为横向双扩散场效应 管或横向绝缘栅双极晶体管等。综上所述，本专利技术的具有沟槽结构的SOI高压功率器件芯片的制备方法抛弃传统 的漂移区上方厚场氧过程，充分利用上述几次隔离的氧化过程，对漂移区进行减薄以达到 纵向耐压要求，有效简化工艺流程，并避免漫长的厚场氧过程，且漂移区上方Trench沟槽 直接填氧，可使填氧后的沟槽表面与顶层硅基本平齐，在完成后续几步光刻过程后，再淀积 一定厚度的氧化层在漂移区上方，使减薄后的顶层硅上方和下方氧化层厚度大致相等，形 成对称结构；由此可使形成的高压功率器件能承受700V以上高压。附图说明图1为现有LOCOS工艺示意图。图2a_2f为本专利技术的具有沟槽结构的SOI高压功率器件芯片的制备方法的工艺流 程示意图。具体实施例方式以下将结合附图对本专利技术的具有沟槽结构的SOI高压功率器件芯片的制备方法 进行详细描述。需要说明的是，本实施例是对在一芯片上形成一个高压功率器件和一个低 压器件为例来进行说明的，但并不以此为限，例如，本专利技术的方法也可适用于在同一芯片上 形成多个高压功率器件和多个低压器件等。本专利技术的具有沟槽结构的SOI高压功率器件芯片的制备方法至少可包括如下步 骤如图2a所示，首先，在包含底层21、氧化夹层22和顶层硅23的SOI基板表面的相 对于待形成的高压功率器件的漂移区的位置和作为器件隔离区的位置，分别同时开设凹陷 区和至少一隔离沟槽，即Trench工艺，其中，凹陷区和隔离沟槽的深度可根据实际要求确 定。如图2b所示，本实施例中，在SOI基板表面开设了凹陷区24和隔离沟槽25a、25b，隔离 沟槽25a用作隔离高压功率器件，隔离沟槽25b用作隔离高压功率器件和低压器件，而处于 所述凹陷区24和隔离沟槽25a、25b下方的顶层硅，其残余的厚度在0. 2-0. 5微米之间。接着，在所述凹陷区24填充氧化物24a，如图2c所示，氧化物可以是二氧化硅，也 可是其它氧化物。接着，对填充了氧化物24a的结构所具有的隔离沟槽25a、25b进行氧化，使相对于 所述隔离沟槽25a、25b部位的顶层硅部分(即处于隔离沟槽25a、25b下方的顶层硅)被氧 化使得所形成的氧化物接触到所述SOI基板的氧化夹层22，也就是使得处于隔离沟槽25a、 25b下方残余的顶层硅(厚度在0. 2-0.5微米之间)全部被氧化，如图2d所示。此外，由于 本实施例制备的是一个高压功率器件和一个低压器件，故在对隔离沟槽25a、25b下方残余 的顶层硅氧化的同时，还在SOI基板表面的局部区域进行氧化以便形成作为隔离各本文档来自技高网...

【技术保护点】
一种具有沟槽结构的ＳＯＩ高压功率器件芯片的制备方法，其特征在于包括步骤：１）在包含底层、氧化夹层和顶层硅的ＳＯＩ基板表面的相对于待形成的高压功率器件的漂移区的位置和作为器件隔离区的位置，分别同时开设凹陷区和至少一隔离沟槽，其中，凹陷区和隔离沟槽的深度相同，但深度并未触及所述ＳＯＩ基板的氧化夹层；２）在所述凹陷区填充氧化物；３）对填充了氧化物的结构所具有的隔离沟槽和待制备低压器件的局部区域同时进行氧化，使得相对于所述隔离沟槽部位的残余顶层硅部分全部被氧化；４）再将经过氧化的结构中所具有的隔离沟槽填充满氧化物；５）对已填充满氧化物的结构进行包括掺杂、淀积在内的处理以分别形成作为高压功率器件和低压器件的漏极、源极和栅极的Ｐ型区域、Ｎ型区域以及栅极区域；６）在已形成Ｐ型区域、Ｎ型区域及栅极区域的结构的漂移区上方再淀积一氧化层，使得处于所述ＳＯＩ基板的顶层硅两侧的氧化物的厚度接近一致，以形成对称结构；７）在已形成对称结构的结构上再生成分别与各Ｐ型区域、Ｎ型区域及栅极区域相接触的各金属子区域，由此形成被隔离沟槽隔离的高压功率器件和低压器件。

【技术特征摘要】

【专利技术属性】
技术研发人员：程新红，王中健，俞跃辉，何大伟，徐大伟，夏超，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：31[中国|上海]