形成集成电路结构的方法技术

本发明专利技术提供一种形成集成电路结构的方法，包括，形成介电层，于介电层中形成开口，于第一反应室中进行第一沉积步骤以形成晶种层，以及于不同于第一反应室的第二反应室中，进行第一蚀刻步骤以移除晶种层的一部分。本发明专利技术通过于沉积步骤中使用再溅镀（ｒｅ－ｓｐｕｔｔｅｒｉｎｇ），所形成晶种层的顺应性获得显著地提升。随后进行的蚀刻步骤进一步增加最后晶种层的顺应性。最后所形成的晶种层大抵不具悬凸。晶片的中心部分与边缘部分之间金属线路的不对称现象也获得减小。再者，晶种层可使用多于一反应室来形成，因而不影响工艺的产能。

【技术实现步骤摘要】

本专利技术涉及集成电路，特别涉及内连线结构及其形成方法，尤其涉及改善金属线路的晶种层的侧壁覆盖。
技术介绍
在集成电路的工艺中，常使用"镶嵌法"(damascene)形成金属线路(metallines)或介层窗(vias)。通常，此方法包括于金属间介电层中形成开口 。开口通常使用公知的光刻及蚀刻技术来形成。之后于开口中填入铜或铜合金。之后，将介电层表面上多余的铜以化学机械研磨法去除。留下的铜或铜合金形成了介层窗和/或金属线路。铜由于其低电阻率而常用于镶嵌结构中。通常，以电镀的方式将铜填入镶嵌开口中。如本领域技术人员所周知，为了电镀铜，需以晶种层(seed layer)提供低电阻率的导电路径(electricalpath)，以于晶片表面均匀地电镀，使电镀液中的铜离子可顺利沉积。图1显示公知形成镶嵌结构的中间工艺剖面图。形成沟槽开口(trenchopening)10于低介电常数层2中，并接着毯覆式形成扩散阻挡层4。接着，以物理气相沉积法(PVD)或无电镀法(electroless plating)形成铜晶种层6(包括部分6h 62、 6u、及63—2)。图1显示PVD法所形成的晶种层6的典型轮廓。由于铜原子实际上向下沉积，因此水平晶种层部分6!及62(分别位于低介电常数层2上及沟槽开口 10中)，较沟槽开口 10侧壁上的部分63」及63—2厚许多。再者，常发生颈縮效应(necking effect),而使沟槽开口 10的侧壁上的晶种层6的顶部分6u较底部分63—2厚，造成悬凸(overhangs)。晶种层6轮廓上的不均匀会对随后将进行的电镀品质造成不利的影响。除了沟槽开口 10中晶种层6的不利轮廓，还会造成不对称效应(asymmetry effect),且不对称效应的程度取决于晶片中沟槽开口的相对位置。例如，对于位于接近晶片边缘的沟槽开口而言，沟槽开口中接近晶片中心的4一侧与接近晶片边缘的另一侧可能具有明显不同的侧壁晶种层厚度。同样，晶种层于晶片中心位置的悬凸较晶片边缘位置的悬凸更严重。再者，接近晶片边缘的晶种层的厚度常小于接近晶片中心的厚度。所有这些不对称效应不利于所完成内连线结构的性能与可靠度。减低前述晶种层轮廓不均匀的方法之一是减低晶种层6的沉积速度，例如，例如在工艺反应室(process chamber)中使用非常小的功率和/或采用非常小的压力。但如此一来导致产能变得很低，此方法不适合用于大量生产。因此，业界亟需能改善晶种层的不均匀轮廓且不牺牲产能的新方法。
技术实现思路
为了解决上述问题，本专利技术提供一种，包括，形成介电层，于介电层中形成开口，于第一反应室中进行第一沉积步骤以形成晶种层，以及于不同于第一反应室的第二反应室中，进行第一蚀刻步骤以移除晶种层的一部分。本专利技术另提供一种，包括提供半导体基底，于半导体基底上形成介电层，于介电层中形成开口，毯覆式形成扩散阻挡层，其中扩散阻挡层延伸进入开口，进行沉积-蚀刻循环，包括进行第一沉积步骤以于扩散阻挡层上形成晶种层，其中第一沉积步骤于反应室中进行，以及原处进行第一蚀刻步骤以减少晶种层的厚度，在第一蚀刻步骤后，进行第二沉积步骤以增加晶种层的厚度，其中第一蚀刻步骤与第二沉积步骤至少其一于不同于第一沉积步骤的反应室中进行，以及进行电镀以形成金属材料于晶种层上，其中金属材料填充开口。本专利技术又提供一种，包括提供半导体基底，于半导体基底上形成介电层，于介电层中形成开口，毯覆式形成扩散阻挡层，其中扩散阻挡层延伸进入开口，于第一反应室中进行第一沉积-蚀刻循环，其包括进行第一沉积步骤以于扩散阻挡层上形成晶种层，以及进行第一蚀刻步骤以减少晶种层的厚度，进行第二沉积蚀刻循环，其包括进行第二沉积步骤以增加晶种层的厚度，以及进行第二蚀刻步骤以减少晶种层的厚度，其中第二沉积-蚀刻循环是于不同于第一反应室的第二反应室中进行，以及进行电镀以形成金属材料于晶种层上，其中金属材料填充开口。本专利技术的实施例具有许多优点。通过于沉积步骤中使用再溅镀(re-sputtering),所形成晶种层的顺应性获得显著地提升。随后进行的蚀刻步 骤进一步增加最后晶种层的顺应性。最后所形成的晶种层大抵不具悬凸。晶 片的中心部分与边缘部分之间金属线路的不对称现象也获得减小。再者，晶 种层可使用多于一反应室来形成，因而不影响工艺的产能。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举 出优选实施例，并配合附图，作详细说明如下。附图说明图1显示公知镶嵌结构的形成的中间工艺剖面图，其具有不顺应性沉积 的晶种层。图2-图3与图5-图9显示本专利技术实施例的内连线结构的一系列工艺剖面图。图4显示本专利技术实施例中，于制造内连线结构的形成过程中，用以形成 晶种层的制造设备。图10显示本专利技术一实施例的用以进行多阶段晶种层形成的制造设备， 其包括多个反应室。上述附图中的附图标记说明如下10 沟槽开口； 2 低介电常数层；4 扩散阻挡层；6、 32、 43~晶种层； 6l、 62、 63—1、 63—2、 32l、 322、 323、 324 部分；llO-晶片；20 底部结构；22 介电层；201 半导体基底；202~覆盖层；26 开口； 30、 41~阻挡层；100、 200 制造设备；102、 204、 206、 208 反应室；202~转移室；104、 106、 116 电源；108 革巴材；115 静电固定盘；112 RF线圈；114 电磁石；Tl、 T2、T3、 T4、 Tl， 、 T2， 、 T3， 、 T4， ~厚度;35 箭头;32s 悬凸;326 顶层;210 承载器；40~铜；42 铜线路；44 金属覆盖层；46 蚀刻停止层；50~介层窗。具体实施例方式本专利技术实施例提供形成具有晶种层的金属线路的方法，且晶种层具有改 善的侧壁覆盖能力。本专利技术实施例的各阶段工艺将以附图表示。在本专利技术实施例的附图与叙述中，相似的元件将以相似的标号标示。请参照图2，提供晶片110，其如图所示包括底部结构20(base structure) 以及位于底部结构20上的介电层22。底部结构20可包括半导体基底(在此 标号为201)以及覆盖层2(h(overlying layers),覆盖层20可包括接触蚀刻停止 层(ESL)、层间介电层(ILD)、及金属间介电层(IMD)，其中还形成有金属化层 (未显示)。半导体基底2(h可为单晶或化合物半导体基底。有源元件与无源元 件(未显示)，例如晶体管、电阻、及电感可形成于半导体基底201上。开口 26形成在介电层22中。在一实施例中，开口 26是用以形成金属线路的沟槽 开口，并优选具有低于约90纳米的宽度。或者，开口26可为介层窗开口、 接触窗开口、或其相似物。在一实施例中，介电层22具有低介电常数，优选低于约3.5，因此在下 文中也称作低介电常数层22。低介电常数层22优选具有低于约2.8的介电 常数，因此有时也称作超低介电常数(ELK)层。低介电常数层22可包括常用 的材料，例如氟化硅玻璃(FSG)、含碳介电材料，且可更包含氮、氢、氧、 或前述的组合。多孔结构(porous stmcture)可存在于低介电常数层22中以降 低其介电常数值。低介电常数层22的厚度可介于约100本文档来自技高网...

【技术保护点】
一种形成集成电路结构的方法，包括：　形成一介电层；　于该介电层中形成一开口；　于一第一反应室中进行一第一沉积步骤以形成一晶种层；以及　于一不同于该第一反应室的一第二反应室中，进行一第一蚀刻步骤以移除该晶种层的一部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：苏莉玲，潘兴强，黄震麟，谢静华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]