电子组装体及用于该电子组装体的电路板制造技术

一种用于与一电子封装体相组装的电路板，电子封装体具有一第一内引脚及一第二内引脚。第一内引脚具有一第一端部和一第二端部，电路板包括一绝缘层、一第一接垫、一第二接垫、一延伸部、一导电孔道与一接地层。第一接垫与第二接垫配置于绝缘层上，其中第一内引脚的第一端部电连接至第二接垫。延伸部配置于绝缘层上且电连接至第一接垫，其中延伸部延伸至第一内引脚的第二端部的下方。导电孔道贯穿绝缘层且电连接至延伸部，其中导电孔道位于第一内引脚的第二端部的下方。接地层设置于绝缘层上，其中导电孔道电连接至接地层。本发明专利技术还涉及一种包括电子封装体与电路板的电子组装体。

【技术实现步骤摘要】

本专利技术涉及一种电子组装体(electronic assembly)，且特别是有关于一种包括电子封装体(electronic package)与电路板(circuit board)的电子组装体。
技术介绍
一般而言，现有用以承载及电连接多个电子元件的电路板，主要是由多层图案化导电层(patterned conductive layer)以及多层绝缘层(insulating layer)交替叠合所构成，其中这些图案化导电层例如由铜箔层(copper foil)经过微影蚀刻定义形成，而这些绝缘层则分别配置于相邻这些图案化导电层之间，用以隔离这些图案化导电层。此外，这些相互重叠的图案化导电层之间是透过导电孔道(conductive via)而彼此电连接。另外，电路板的表面可配置芯片封装体(chip package)以形成一电子组装体。芯片封装体与电路板表面的图案化导电层相电连接并藉由电路板内部线路来达到电信号传递(electrical signal propagation)的目的。然而，现有的电子组装体运作时，其内部所产生串音(cross talk)的现象非常严重，进而影响信号传输的品质。有鉴于此，如何改善电子组装体运作时的串音现象进而提升信号传输的品质将为急待解决的课题。
技术实现思路
本专利技术的目的是提供一种电子组装体，其运作时的电信号的传输品质将有所提升。为达上述或是其它目的，本专利技术提出一种电子组装体，其包括一电子封装体与一电路板。电子封装体包括一导线架(leadframe)，其具有一芯片座(chip pad)与多个内引脚(inner lead)，其中芯片座用于承载一芯片，且芯片座与至少部分这些内引脚用于电连接至芯片上的多个焊垫(bondingpad)。电子封装体配置于电路板上，电路板包括一绝缘层与一图案化导电层。图案化导电层配置于绝缘层上，而图案化导电层包括一第一接垫(pad)、一延伸部(extension part)与至少一第二接垫。芯片座配置于第一接垫上且电连接至第一接垫。延伸部电连接至第一接垫。第二接垫与这些内引脚之一的一第一端部(end)相电连接。此外，电连接至第二接垫的内引脚的一第二端部在绝缘层的一第一正投影(orthogonal projection)，其和延伸部在绝缘层的一第二正投影之间至少部分重叠。为达上述或是其它目的，本专利技术提出一种电子组装体其一电子封装体与一电路板。电子封装体包括一导线架，其具有一芯片座与多个内引脚，其中芯片座用于承载一芯片，且芯片座与至少部分这些内引脚用于电连接至芯片上的多个焊垫。电子封装体配置于电路板上，电路板包括一绝缘层与一图案化导电层。图案化导电层配置于绝缘层上，而图案化导电层包括一第一接垫、一延伸部与至少一第二接垫。芯片座配置于第一接垫上且电连接至第一接垫。延伸部电连接至第一接垫。第二接垫与这些内引脚之一的一第一端部相电连接。此外，延伸部延伸至与第二接垫相电连接的内引脚的一第二端部的下方。为达上述或是其它目的，本专利技术提出一种用于与一电子封装体相组装的电路板，其中电子封装体具有一第一内引脚及一第二内引脚。第一内引脚具有一第一端部和一第二端部，电路板包括一绝缘层、一第一接垫、一第二接垫、一延伸部、一导电孔道与一接地层(ground layer)。第一接垫配置于绝缘层上，第二接垫配置于绝缘层上，其中第一内引脚的第一端部电连接至第二接垫。延伸部配置于绝缘层上且电连接至第一接垫，其中延伸部延伸至第一内引脚的第二端部的下方。导电孔道贯穿绝缘层且电连接至延伸部，其中导电孔道位于第一内引脚的第二端部的下方。接地层设置于绝缘层上，其中导电孔道电连接至接地层。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。附图说明图1A绘示本专利技术第一实施例的一种电子组装体的俯视示意图。图1B绘示图1A的电子组装体沿着线II-II的剖面示意图。图2A绘示本专利技术第二实施例的一种电子组装体的俯视示意图。图2B绘示图2A的电子组装体沿着线III-III的剖面示意图。附图标记说明200、300电子组装体210、310电子封装体212芯片 212a有源面212b、312b焊垫214导线架214a芯片座214b、314b内引脚214c、214d内引脚的端部216、316焊线218胶体 220电路板222绝缘层 224、324图案化导线层224a、224b、324b、324a接垫224c、324c、324d传输线226导电孔道 230焊罩层E延伸部 L1平行光束L2、L3、L4回路P1、P2、P3、P4正投影具体实施方式图1A绘示本专利技术第一实施例的一种电子组装体的俯视示意图，图1B绘示图1A的电子组装体沿着线II-II的剖面示意图。请参考图1A与图1B，本实施例的电子组装体200包括一电子封装体210与一电路板220，且电子封装体210配置于电路板220上。电子封装体210例如为四方扁平无引脚(Quad Flat No-lead，QFN)封装型态的芯片封装体。电子封装体210包括一芯片212与一导线架214。芯片212具有一有源面(active surface)212a与多个位于有源面212a上的焊垫212b(图1A仅示意地绘示2个)。导线架214具有一芯片座214a与多个内引脚214b(图1A仅示意地绘示3个)。在此必须说明的是，为了方便以下说明起见，若文中需要对此三个内引脚214b分别指称并说明时，将以图1A所示的相对位置依序由上至下将此三个内引脚214b称之为第一内引脚214b、第二内引脚214b与第三内引脚214b。芯片212配置于芯片座214a上，而有源面212a远离芯片座214a，换言之，就图1B的相对位置而言，芯片212的有源面212a是朝上。此外，芯片座214a与至少部分这些内引脚214b电连接至这些焊垫212b。请参考图1B，电路板220包括一绝缘层222、至少一图案化导电层224(图1B中仅示意地绘示两层)与一导电孔道226。这些图案化导电层224配置于绝缘层222的相对两侧上，而与电子封装体210直接接触的图案化导电层224(以下简称为上层图案化导电层224)包括一接垫224a、一延伸部E与至少一接垫224b(图1A仅示意地绘示1个)。接垫224a例如为接地接垫，且接垫224b例如为信号接垫。此外，第一实施例的电子组装体200更包括分别配置于这些图案化导电层224上的两焊罩层(solder mask layer)230，且配置于上层图案化导电层224上的焊罩层230暴露出接垫224a与接垫224b，而这些焊罩层230的功用在于保护这些图案化导电层224。应注意的是，在本专利技术的实施例中前述的导电孔道226会电连接至远离电子封装体210的图案化导电层224(以下简称下层图案化导电层224)，而下层图案化导电层224为一接地层。请参考图1A与图1B，芯片座214a配置于接垫224a上且电连接至接垫224a，而接垫224a与一延伸部E电连接。接垫224b与第二内引脚214b的一端214c相电连接，而第二内引脚214b的另一端214d在绝缘层222的正投影P1是与延伸部E在绝缘层222的正投影P2之间至少部分重叠。所本文档来自技高网...

【技术保护点】
一种电子组装体，包括：一电子封装体，包括：一导线架，具有一芯片座与多个内引脚，其中该芯片座用于承载一芯片，且该芯片座与至少部分该些内引脚用于电连接至该芯片上的多个焊垫；以及一电路板，该电子封装体配置于该电路板上，该电 路板包括：一绝缘层；　一图案化导电层，配置于该绝缘层上，而该图案化导电层包括：一第一接垫，其中该芯片座配置于该第一接垫上且电连接至该第一接垫；一延伸部，电连接至该第一接垫；以及至少一第二接垫，其中该第 二接垫与该些内引脚之一的一第一端部相电连接；其中，电连接至该第二接垫的该内引脚的一第二端部在该绝缘层的一第一正投影，其和该延伸部在该绝缘层的一第二正投影之间至少部分重叠。

【技术特征摘要】

【专利技术属性】
技术研发人员：李胜源，林筱筑，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]