半导体集成电路制造技术

一种半导体集成电路，其特征在于，　　　　内置模拟开关电路，该模拟开关电路包括：在第一节点和第二节点之间串联连接的第一模拟开关及第二模拟开关；当上述第一模拟开关及第二模拟开关截止时，将与在上述第一节点上施加的第一电位不同的第二电位施加到上述第一模拟开关及第二模拟开关的串联连接节点上的电压施加电路，并将上述第一模拟开关的截止漏电电流保持在固定值。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路(LSI)，特别是涉及一种内置有模拟开关电路的、例如在作为模拟数字转换器(以下称为ADC)等的构成要素的取样保持电路等中所使用的半导体集成电路。
技术介绍
与电容器组合的模拟开关电路已广泛应用于实现取样保持功能的ADC等。由于使用模拟开关电路高精度地构成ADC等，所以就要求开关导通状态下的电阻值(导通电阻)Ron足够小或开关截止状态下的电阻值(截止电阻)Roff足够大、或漏电电流(以下，Ioff)足够小。图11表示模拟开关的符号的一个表示例。此符号表示，当控制信号(时钟信号)P1为“H”电平时开关变为导通，当P1为“L”电平时开关变为截止。代替控制信号P1记载其它的信号名的情况，表示通过此信号的“H”和“L”来控制开关的导通和截止。图11中，V1和V2是开关的输入节点和输出节点。图12、图13、图14分别表示图11的模拟开关的具体电路例子。图12所示的模拟开关由NMOS晶体管12构成，控制信号P1被施加到NMOS晶体管12的栅极。图13所示的模拟开关由PMOS晶体管13构成，由反相器电路G1反转了控制信号P1的信号被施加到PMOS晶体管13的栅极。图14所示的模拟开关由NMOS晶体管12和PMOS晶体管13并联连接而成，控制信号P1被施加到NMOS晶体管12的栅极，由反相器电路G1反转了控制信号P1的信号被施加到PMOS晶体管13的栅极。而且，图12至图14中，VSS和VDD表示供给模拟开关的电源的低电位侧的电位和高电位侧的电位。在图12至图14所示的模拟开关中，若已确定开关元件(MOS晶体管)的尺寸时，则Ron由MOS晶体管导通时的栅·源间电压Vgs和阈值电压Vth之差来决定，Roff由MOS晶体管截止时的Vgs和Vth之差决定。伴随LSI的元件的微细化，当模拟开关所使用的电源电压下降时，由于开关元件即MOS晶体管的Vgs也下降，所以Ron增大。虽然通过降低MOS晶体管的阈值Vth，能够降低Ron，但其另一面，产生所谓Roff低的问题。将MOS晶体管的Vth设为规定值的情况下，Ioff＝Vds/Roff(Vds是漏·源间电压)，并且由于Roff依赖于Vgs，所以MOS晶体管的Ioff依赖于栅电位Vg、漏电位Vd、源电位Vs。MOS晶体管的栅电位Vg，当MOS晶体管截止时，在NMOS晶体管中为“L”电平(VSS)、在PMOS晶体管中为“H”电平(VDD)，一般为固定值。因此，MOS晶体管的Ioff依赖于漏和源的电位即MOS晶体管两端的电位。下面，具体说明MOS晶体管的Ioff的影响。图15是使用图11所示的模拟开关的现有的取样保持电路的一个例子，图16表示供给图15的取样保持电路的时钟信号(控制信号)P1、P2的波形的一个例子。图15的取样保持电路，由模拟开关SW2、SW4、SW5，运算放大器OPA、电容器C1构成。在此，用VIN表示取样保持电路的输入节点的输入电压，用VOUT表示输出节点的输出电压。模拟开关SW2和SW5由控制信号P1控制，SW4由控制信号P2控制。首先，P1为“H”电平时，模拟开关SW5导通，对OPA施加负反馈，其反转输入端子(-)的电位变成与非反转输入端子(+)的施加电位VP相同的电位。此外，模拟开关SW2导通，在电容器C1上施加并存储的电压为ⅥN-VP。接着，考虑P1为“L”电平、P2为“H”电平的情况。在此情况下，模拟开关SW2和SW5都截止，保持存储在电容器C1的电压(VIN-VP)。此外，模拟开关SW4导通，由于利用电容器C1、模拟开关SW4对运算放大器OPA施加负反馈，所以运算放大器OPA的反转输入端子(-)的电位与非反转输入端子(+)的施加电位VP相等。其结果，运算放大器OPA的输出电压VOUT为VP+(VIN-VP)＝VIN，输出取样电压。此时，为了无误差地持续保持电容器C1保存的电压，在其两端中的至少一个端子中，没有电荷移动这样的条件是所必需的。在图15的取样保持电路中，漏电电流Ioff也可不必流到模拟开关SW5。但是，在现实的模拟开关中，由于Ioff不为零，所以产生所谓的保持在电容器C1的电压(保持电压)随时间的经过而变化的问题。如上所述，模拟开关电路的Ioff依赖于施加在模拟开关SW5两端的电压。模拟开关SW5两端的电位是运算放大器OPA的反转输入端子(-)的电位和输出电位VOUT。由于通过负反馈而实现假设接地，反转输入端子(-)的电位被认为是固定的，但VOUT根据VIN而变化。即，施加在模拟开关SW5的两端的电压根据VIN而变化。基于以上内容可知，模拟开关SW5的Ioff依赖于VIN，即保持电压的变化量(误差)依赖于VIN。如上所述，使用现有的模拟开关电路的图15的取样保持电路产生存在信号依赖性的保持电压的误差，即产生所谓的保持电压产生波动的问题。使用上述的MOS晶体管的现有模拟开关，由于对输入节点的漏电电流存在电压依赖性，所以在运算放大器的输出端子和输入端子之间配置模拟开关，在用于保持电容器的信号电荷的取样保持电路等时，存在所谓保持的信号电压产生波动的问题。而且，在专利文献1中，公开了将开关元件的输入侧和输出侧的电位差设为零。此外，在专利文献2中，公开了为减少开关元件的截止漏电电流的影响，将并联连接阈值电压大的NMOS晶体管和PMOS晶体管的第一开关电路和串联连接阈值电压小的两个NMOS晶体管和一个PMOS晶体管的第二开关电路进行并联连接。此情况下，作为使用晶体管就要求两种阈值电压。此外，当电源电压低时，第一开关电路的晶体管在VDD/2附近不导通。此外，在电源电压VDD附近或接地电压GND附近，第二开关晶体管不导通。专利文献1特开平8-213909号公报专利文献2美国专利第6359496号公报
技术实现思路
由于为解决上述问题而进行本专利技术，所以本专利技术的目的在于，提供一种承载有能够降低输入节点的漏电电流的电压依赖性，当使用在保持电容的信号电荷的取样保持(sample hold)电路等时，能够减少保持电压的波动的模拟开关电路的半导体集成电路。本专利技术的半导体集成电路的第一方式，其特征在于，内置模拟开关电路，该模拟开关电路包括在第一节点和第二节点之间串联连接的第一模拟开关及第二模拟开关；在上述第一模拟开关截止时，将与在上述第一节点上施加的第一电位不同的第二电位施加到上述第一模拟开关及第二模拟开关的串联连接节点上的电压施加电路，并将上述第一模拟开关的截止漏电电流保持在固定值。本专利技术的半导体集成电路的第二方式，其特征在于，包括运算放大器；在上述运算放大器的输出端子和输入端子之间连接的负反馈电路，上述负反馈电路包括在上述运算放大器的输入端子和输出端子之间串联连接的第一模拟开关及第二模拟开关；在上述第一模拟开关截止时，将与在上述运算放大器的输入端子上施加的第一电位不同的第二电位施加到上述第一模拟开关及第二模拟开关的串联连接节点上的电压施加电路。根据本专利技术的LSI所承载的模拟开关电路，能够将模拟开关的截止漏电电流设为固定值，在用于取样保持电路等情况下，能够减少保持的信号电压的波动。附图说明图1表示本专利技术的LSI所承载的模拟开关电路的一个例子的电路图。图2表示供给图1的模拟开关电路的控制信号的一个例子的波形图。图3表示图1的模拟开关电本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：石井啓友，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：