一种半导体器件制造技术

以阵列形式布置构成非易失性存储器的多个半导体非易失性存储器单元。将用于存储器单元选择的选择ＭＩＳＦＥＴ电连接到每一位。每个非易失性存储器单元具有用于写入数据的ＭＩＳＦＥＴ、用于读出数据的ＭＩＳＦＥＴ和电容部分。ＭＩＳＦＥＴ的栅电极和电容部分的电容电极由同一浮置栅电极的一部分构成。非易失性存储器单元的控制栅电极由电容电极相对的ｎ阱的一部分形成。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件技术，并且特别地涉及一种在应用于具有非易失性存储器的半导体器件时有效的技术。
技术介绍
在每个具有非易失性存储器的半导体器件中，已知有一种器件用于存储相对小容量的信息，如在对LCD(液晶器件)进行微调、释放和图像调整时使用的信息，半导体器件的产品号等。这种具有非易失性存储器的半导体器件已在例如日本未审专利公开No.2001-185633(专利文献1)中描述，该专利文献1公开了配置在单一导电层上方的单级/多级(single level/poly)EEPROM，该单一导电层布置在半导体衬底上方并通过绝缘层绝缘，其中可以减少每位的面积。在例如日本未审专利公开No.2001-257324(专利文献2)中，公开了一种技术，能够使通过单层多平面技术(single-layer poly flattechnique)形成的非易失性存储元件提高长期信息保持特性。
技术实现思路
与此同时，论述了将通常附着在外部的非易失性存储器形成在一种半导体芯片中以提高产品的附加值，其中该半导体芯片形成有例如像LCD驱动器等的主要或主电路。然而，非易失性存储器的容量也往往随着上述的每个主电路性能的改进而增加。所以担心非易失性存储器单元的简单布局会导致每个产品尺寸的增加。因此，本专利技术人论述了将非易失性存储器单元以阵列形式布置以减少非易失性存储器的占用面积。然而，本专利技术人发现了这样的问题，例如，在完成对非易失性存储器的阵列中的所需单元的数据读出和写入时，在阵列中的每个非选择单元中会出现由数据干扰引起的不希望的数据擦除和由非选择泄漏引起的无法写入数据，或者由于在数据读出时开启非选择单元而发生信息的误读取，因此，使得不可能以阵列形式简单地布置非易失性存储器单元。本专利技术的一个目的是提供一种技术，其能够将小容量非易失性存储器的单元以阵列形式布置在形成有主电路的半导体芯片中。从本说明书和附图的描述，本专利技术的以上和其他目的以及新颖特征将变得显而易见。对本申请中公开的专利技术的代表性专利技术的概要简述如下本专利技术提供一种半导体器件，其中将多个非易失性存储器单元以阵列形式布置在形成有主电路的半导体芯片中，并且将单元选择元件分别电连接到多个非易失性存储器单元。对通过本申请中公开的专利技术的代表性专利技术可获得的有益效果简述如下可以将小容量非易失性存储器单元以阵列形式布置在形成有主电路的半导体芯片中，并且可以减少非易失性存储器的占用面积。因此，可以提高半导体器件的附加值，而不引起形成有主电路的半导体芯片的尺寸的增加。本专利技术可以应用到用于半导体器件和电子设备的产业中。附图说明图1是本专利技术人所论述的一种非易失性存储器的电路图；图2是图1所示非易失性存储器的存储器单元阵列的局部平面图； 图3是表示图2所示非易失性存储器的存储器单元阵列中对应于一位的部分的放大平面图；图4是沿着图3的Y1-Y1线所取的、数据写入时的选择存储器单元的截面图；图5是沿着图3的Y1-Y1线所取的、数据读出时的选择存储器单元的截面图；图6是沿着图3的Y1-Y1线所取的、数据写入时的非选择存储器单元的截面图；图7是沿着图3的Y1-Y1线所取的、数据写入时的非选择存储器单元的截面图；图8是表示一个说明根据本专利技术第一实施例的半导体器件的非易失性存储器在数据写入时的施加电压的例子的电路图；图9是表示一个说明根据本专利技术第一实施例的半导体器件的非易失性存储器在数据读出时的施加电压的例子的电路图；图10是图8和图9所示非易失性存储器的存储器阵列的局部平面图；图11是表示图10所示非易失性存储器的存储器单元阵列中对应于一位的部分的局部放大平面图；图12是沿着图11的Y2-Y2线所取的截面图；图13是表示在形成有图8至图12所示非易失性存储器的半导体芯片的主电路形成区域中形成的主电路形成元件的一个例子的截面图；图14是本专利技术人所论述的另一种非易失性存储器的电路图；图15是图14中所示非易失性存储器的存储器单元阵列的局部平面图；图16是表示图15中所示非易失性存储器的存储器单元阵列中对应于一位的部分的放大平面图；图17是表示数据写入时的选择存储器单元的、等同于图16的Y3-Y3线的位置的截面图； 图18是表示数据擦除时的选择存储器单元的、等同于图16的Y3-Y3线的位置的截面图；图19是沿着图16的Y3-Y3线所取的、数据读出时的选择存储器单元的截面图；图20是沿着图16的Y3-Y3线所取的、数据读出时的非选择存储器单元的截面图；图21是表示一个说明根据本专利技术第二实施例的半导体器件的非易失性存储器在数据读出时的施加电压的例子的电路图；图22是图21中所示非易失性存储器的存储器单元阵列的局部平面图；图23是图21中所示非易失性存储器的存储器单元阵列中对应于一位的部分的放大平面图；图24是沿着图23的Y4-Y4线所取的、在数据读出/写入时将要选择的存储器单元的截面图；图25是沿着图23的Y4-Y4线所取的、在数据读出时的非选择存储器单元的截面图；图26是在对根据本专利技术第二实施例的半导体器件的非易失性存储器中的、所要选择的存储器单元进行写入操作时的电路图；图27是表示在对图26中所示非易失性存储器的选择存储器单元进行写入操作时施加到相应部分的电压的例子的局部截面图；图28是在对图26中所示的非易失性存储器的每个所要选择的存储器单元进行擦除操作时的电路图；图29是表示在对图26中所示非易失性存储器的每个选择存储器单元进行擦除操作时施加到相应部分的电压的例子的局部截面图；图30表示根据本专利技术第三实施例的半导体器件的非易失性存储器的存储器单元的局部截面图；图31是说明根据本专利技术第四实施例的半导体器件的非易失性存储器的存储器单元的局部截面图；和图32是表示根据本专利技术第五实施例的半导体器件的非易失性存储器的存储器单元的局部平面图。具体实施例方式为了方便理解下列实施例，只要情况允许，就将通过把它们分成多个部分或实施例来描述本专利技术。但是，除非另有特别的说明，否则他们彼此并非不相关。其一个部分与其它部分的一部分或全部的修改、细节和补充说明有关。当下列实施例中涉及元件数目等(包括个数、数值、数量、范围等)时，其数目并不限于指定数目，并且原则上讲，除非另有特别的说明以及明确地限于指定数目，否则该数目可以大于或小于或等于指定数目。不用说，在下列实施例中采用的部件(包括元件或要素步骤等)不总是必须的，除非另有特别的说明以及原则上考虑明确必须。同样地，当下列实施例中涉及部件等的形状、位置关系等时，将包括与其形状等基本上类似或相似的那些部件，除非另有特别的说明以及原则上考虑不明确如此等。这同样也适用于上述数值和范围。在所有用于描述本实施例的图中，对每个具有同样功能的组成元件分别给予同样的参考标号，并因此将尽可能地省略对其的重复说明。以下，将参照附图详细描述本专利技术的优选实施例。第一优选实施例根据第一实施例的半导体器件是这样一种器件，其中，形成有各种主电路的半导体芯片形成有存储主电路的相对小容量的所需信息的非易失性存储器，该主电路例如存储电路、逻辑电路、存储电路和逻辑电路的混合电路或LCD(液晶器件)驱动器电路等，该存储电路例如像DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)等，该逻辑电路例如像CPU(中央处理本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，具有第一主表面和设置在其背表面侧上的第二主表面；主电路形成区域，布置在所述半导体衬底的所述第一主表面中；和非易失性存储区域，布置在所述半导体衬底的所述第一主表面中，其中，所述 非易失性存储区域包括：第一阱，形成在所述半导体衬底的主表面中；第二阱，沿着所述第一阱布置在所述半导体衬底的所述主表面中并以与所述第一阱电绝缘的状态布置；多个非易失性存储器单元，以阵列形式布置，使得基于平面地叠置在所述 第一阱和所述第二阱上方；和多个选择场效应晶体管，分别电连接到所述多个非易失性存储器单元，使得能够选择所述多个非易失性存储器单元，其中，所述多个非易失性存储器单元中的每一个非易失性存储器单元包括：浮置栅电极，以第一方向 延伸地布置，使得基于平面地叠置在所述第一阱和所述第二阱上方；用于写入数据的场效应晶体管，形成在第一位置，其中所述浮置栅电极基于平面地叠置在所述第一阱上方；用于读出数据的场效应晶体管，形成在与所述第一位置不同的第二位置，其中所 述浮置栅电极基于平面地叠置在所述第一阱上方；和控制栅电极，形成在所述第二阱中所述浮置栅电极相对的部分中；其中，用于写入数据的所述场效应晶体管包括：第一栅电极，形成在相对于所述浮置栅电极的所述第一位置；第一栅绝缘膜，形成在所述 第一栅电极和所述半导体衬底之间；和一对半导体区域，形成在所述第一阱中所述半导体区域将所述第一栅电极夹在其间的位置，以及其中，用于读出数据的所述场效应晶体管包括：第二栅电极，形成在相对于所述浮置栅电极的所述第二位置；第二栅绝缘膜，形成 在所述第二栅电极和所述半导体衬底之间；和一对半导体区域，形成在所述第一阱中所述半导体区域将所述第二栅电极夹在其间的位置。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：志波和佳，冈保志，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]