【技术实现步骤摘要】
本专利技术通常涉及一种半导体器件，特别涉及一种包括应力半导体器件(stressed semiconductor)的半导体集成电路器件及其制造工艺，其能够通过应力达到提高的运行速度。
技术介绍
随着器件小型化技术的发展，现在可以制造出栅长为100nm或更小的超精微、超高速的半导体器件。使用这种超精微、超高速的晶体管，与传统半导体器件相比，位于栅极正下方的沟道区的区域非常小，因而穿过该沟道区的电子或空穴的迁移受到施加到该沟道区上的应力的严重影响。因此，已做出各种尝试以通过优化施加到沟道区上的应力来提高半导体器件的运行速度。参考文献专利参考文献1 日本公开专利申请2002-530864专利参考文献2 美国专利6,165,826专利参考文献3 美国专利5,710,450专利参考文献4 美国专利6,621,131非专利参考文献1 Chani，T.等人，IEDM 2003，978980，2003年6月10日，非专利参考文献2 Giles，M.D.等人，VLSI 2004非专利参考文献3 Thompson，S.E.，IEDM 2004非专利参考文献4 Thompson，S....
【技术保护点】
一种ｐ沟道ＭＯＳ晶体管，包括：硅衬底，包括沟道区；栅极，经由栅绝缘膜与所述沟道区相对应地形成在所述硅衬底上；ｐ型源极延伸区和ｐ型漏极延伸区，在所述硅衬底中在所述沟道区的各侧形成；以及ｐ型源极区和ｐ型漏极区，在 所述硅衬底中，在所述栅极的各横向侧且在所述栅极各侧壁表面上形成的侧壁绝缘膜的各外侧，以分别与所述ｐ型源极延伸区和所述ｐ型漏极延伸区部分地重叠的方式形成，每个所述ｐ型源极区和ｐ型漏极区包括金属膜区和金属化合物膜区其中之一，并包围内部积 累压应力的压应力源。
【技术特征摘要】
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【专利技术属性】
技术研发人员：田村直义，川村和郎，片上朗，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]
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