具有介质应力产生区的晶体管及其制造方法技术

通过包括分离介质应力产生区的结构给ＰＦＥＴ的沟道区施加压缩应力，所述介质应力产生区完全位于其中设置ＰＦＥＴ的源极、漏极和沟道区的有源半导体区的底表面下面。具体地，所述介质应力产生区包括与所述有源半导体区的所述底表面完全接触的收缩氧化物区，以使它具有与所述底表面区共同延伸的区域。所述介质应力产生区边缘处的鸟嘴状氧化物区在所述介质应力产生区的边缘处施加向上的力，以给所述ＰＦＥＴ的所述沟道区施加压缩应力。

【技术实现步骤摘要】

本专利技术涉及半导体器件和工艺。更具体地说，本专利技术涉及具有介质应力产生区的半导体器件及其制造方法。
技术介绍
可以给某些类型的晶体管施加压缩应力或拉伸应力，以提升它们的性能。具体地，当给p型场效应晶体管(“PFET”)的沟道区施加纵向(在电流的方向上)压缩应力时，可以提升其性能。另一方面，当给n型场效应晶体管(“NFET”)的沟道区施加纵向拉伸应力时，可以提升其性能。已经提出了多种用于给此晶体管施加压缩或拉伸应力的结构。在一些情况下，提出了在NFET或PFET附近提供一个或多个应力产生区，用于给晶体管施加有用应力。例如，共同转让的美国专利公开No.2004/0113174描述了一种在其中包括NFET或PFET的有源半导体区的外边缘处的隔离区中掩埋介质应力产生区的方法。在此情况下，合并了介质应力产生区和隔离区。尽管此方法能够起效，但是这些隔离-应力产生区需要一个设计点，此点可以同时满足对应力施加功能、隔离功能和制造它们所需工艺的潜在矛盾需求。由此，根据公知的技术，用于给NFET或PFET施加应力的介质应力产生区限制于隔离区所处的位置。为了突破此限制，很清楚需要进一步改进的结构和工艺。
技术实现思路
根据本专利技术的一方面，通过包括完全位于设置PFET的源极、漏极和沟道区的有源半导体区的底表面下面的分离介质应力产生区的结构给PFET的沟道区施加压缩应力。具体地，所述介质应力产生区包括完全接触所述有源半导体区的所述底表面的收缩(collapsed)氧化物区，以使它具有与所述底表面区共同延伸的区域。所述介质应力产生区边缘处的鸟嘴状氧化物区在所述介质应力产生区的边缘处施加向上的力，以给所述PFET的所述沟道区施加压缩应力。根据本专利技术的一个特殊方面，优选提供的芯片中，有源半导体区具有在半导体衬底的主表面处的顶表面和在所述主表面下第一深度处的底表面。提供了p型场效应晶体管(“PFET”)，所述PFET包括全部置于所述有源半导体区内的沟道区、源极区和漏极区。通过完全位于有源半导体区的底表面下面的分离介质应力产生区给PFET的沟道区施加压缩应力。具体地，所述介质应力产生区包括完全接触所述有源半导体区的所述底表面的收缩氧化物区，以使它具有与所述底表面区共同延伸的区域。附图说明图1为截面图，在纵向上示出了根据本专利技术的实施例的PFET。图2为图1所示PFET的相应的上到下的平面图。图3为图1所示PFET的相应的在横向上的截面图。图4为截面图，示出了制造图1-3所示PFET的方法中的阶段。图5为截面图，示出了制造图1-3所示PFET的方法中的后面的阶段。图6和7为截面图，示出了制造图1-3所示PFET的方法中的更后面的阶段。具体实施例方式根据在此描述的本专利技术的实施例，提供了一种芯片，即，一种半导体芯片，其中有源半导体区具有在半导体衬底主表面处的顶表面和在主表面下第一深度处的底表面。提供了一种p型场效应晶体管(“PFET”)，其包括全都置于有源半导体区内的沟道区、源极区和漏极区。通过完全位于有源半导体区底表面下面的分离介质应力产生区给PFET的沟道区施加压缩应力。具体地，介质应力产生区包括完全接触有源半导体区底表面的收缩氧化物区，以使它具有与底表面区共同延伸的区域。图1为截面图，示出了根据本专利技术的实施例的PFET10。图2提供了PFET10的相应的平面图，而图1的视图是沿图2的线1-1在纵向上获得的。图3提供了通过图2的线3-3的PFET10在横向上的另一截面图。如这些图所示，PFET具有源极区12、漏极区16和源极与漏极区之间的沟道区14。也可以分别在源极区和漏极区到达沟道区的地方提供可选延伸和/或晕圈区26、28。栅极导体36位于沟道区14上面，并通过栅极介质37与沟道区14隔开。栅极导体通常包括掺杂半导体、金属或金属的导电化合物。栅极介质优选包括氧化物和/或氮化物或氧化物和氮化物的组合。当半导体衬底基本上由硅组成时，优选栅极介质包括二氧化硅。在具体的实施例中，栅极介质包括任何或若干高介电常数的材料，例如铁电介质、钙钛矿材料、锆钛酸铅等。优选设置介质隔离物38与栅极导体36的侧壁39接触，此隔离物源自用于限定源极、漏极和沟道区位置的注入工艺。源极、漏极和沟道区置于半导体衬底的有源半导体区18中。具体参考图1，有源半导体区18在半导体衬底15的主表面20处具有顶表面。底表面22置于顶表面下面由有源半导体区的厚度24限定的深度处。最好如图2中所看到的，有源半导体区18以沟槽隔离区30为界。再参考图1，沟槽隔离区30优选为“浅沟槽隔离”(“STI”)型，此术语通常用于指通过在此淀积之前形成的沟槽中淀积介质材料提供的隔离区，此沟槽通常具有从半导体衬底的主表面多达约0.5微米的深度。不考虑深度，术语“浅沟槽隔离”区也可以指这样的介质结构，此结构具有足以将衬底的有源半导体区与设置在STI远侧上的衬底的一个或多个其它区隔离的深度。STI区30具有在半导体衬底15的优选至少基本上垂直方向27上上升的侧壁。然而，作为选择，侧壁可以以与垂直方向成一定角度地上升。在PFET的纵向25上隔开的有源半导体区的边缘32、34由沟槽隔离区的侧壁的位置限定，所述纵向为晶体管的源极和漏极区之间的电流的方向。如图1所示，优选在沟槽隔离区的侧壁内，在有源半导体区的边缘32、34处提供介质隔离物35。隔离物优选包括硅的氧化物以外的介质材料。当沟槽隔离区30基本上由二氧化硅组成时，更加优选隔离物35基本上由硅的氮化物组成。还如图1中所示，分离介质应力产生区40完全位于有源半导体区18的底表面22之下并与其接触。换句话说，有源半导体区的整个底表面优选与介质应力产生区40接触。结果，介质应力产生区40的顶表面42具有与有源半导体区的底表面22共同延伸的区域。介质应力产生区40包括“收缩氧化物”区，此区优选包括在有源半导体区中包括的半导体的氧化物。使用术语“收缩”是因为此区优选占据比最初形成此区的半导体材料的体积略小的体积。与有源半导体区类似，介质应力产生区40以STI区30的侧壁为界，侧壁限定在晶体管的纵向25上隔开的介质应力产生区的边缘44、46。另外，介质应力产生区40在其顶表面42和与衬底的体半导体区15接触的底表面45之间具有有限的厚度43。优选隔离物35从半导体衬底的主表面20仅略微地延伸到介质应力产生区的顶表面42下面。在具体优选的实例中，有源半导体区从其底表面到主表面的厚度24优选在约50和200纳米(nm)之间，介质应力产生区40的厚度43优选在约50和500纳米(nm)之间，并更加优选在约50和200nm之间。还如沿纵向的截面图(图1)中和沿横向的截面图(图3)中所示，鸟嘴状氧化物区50从STI区30的侧壁横向向内地在收缩氧化物应力产生区40下面向位于PFET沟道区14下面的应力产生区40的中心部分延伸。鸟嘴状氧化物区从介质应力产生区40的边缘向内延伸，它们从边缘44、46延伸越远就变得越薄，通常直到它们在介质应力产生区下面的位置到达末端。优选从介质应力产生区的边缘44延伸的鸟嘴状氧化物区的尖端不接触从相反边缘46延伸的鸟嘴状氧化物区的尖端。以此方式，鸟嘴状氧化物区在边缘44、46处具有有限的厚度，而且在超过尖端的有源半导体区下面不存在。然而，并本文档来自技高网...

【技术保护点】
一种芯片，包括：有源半导体区，具有在半导体衬底的主表面处的顶表面和在所述主表面下面的第一深度处的底表面；ｐ型场效应晶体管（“ＰＦＥＴ”），具有全部置于所述有源半导体区内的沟道区、源极区和漏极区；以及分离介质应力产生区 ，包括与所述有源半导体区的所述底表面完全接触的收缩氧化物区，所述收缩氧化物区的顶表面具有与所述底表面区共同延伸的区域，以给所述ＰＦＥＴ的所述沟道区施加压缩应力。

【技术特征摘要】
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【专利技术属性】
技术研发人员：D奇丹巴拉奥，BJ格林，K里姆，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]