半导体器件及其制造方法技术

提供了一种能够采用硅锗作为ｐＭＯＳ源／漏扩展区、在源／漏上形成硅化物层、以及实现高速工作的半导体器件，包括经由绝缘体形成在半导体衬底的第一导电类型区域内的栅电极；形成在栅电极的侧面上的第一侧壁；形成在第一侧壁的侧面上的第二侧壁；形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗的半导体层；形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质的第二杂质层；以及形成在第二杂质层上的硅化物层。

【技术实现步骤摘要】

本专利技术涉及到，更确切地说是涉及到采用硅锗的。
技术介绍
由于为达到金属氧化物半导体(MOS)器件的更高速度的工作而对应变硅器件的关注，已经实现了半导体器件的小型化。在形成于硅上的互补MOS场效应晶体管(CMOSFET)中，由于载流子(亦即空穴)在p沟道MOSFET(pMOS)的沟道区中的迁移率低于载流子(亦即电子)在n沟道MOSFET(nMOS)的沟道区中的迁移率，故希望得到工作于较高速度的pMOS。在pMOS中，已知借助于将压应力施加到沟道区来提高载流子(亦即空穴)迁移率。已知一种提高载流子(亦即空穴)迁移率的方法，此方法利用诸如锗或硅锗(SiGe)之类的原子半径大于硅的半导体作为硅pMOS器件的源/漏和/或源/漏扩展区，借助于将压应力施加到沟道区，来提高载流子(亦即空穴)迁移率(见例如Jpn.Pat.Appln.KOKAI PublicationNo.8-186257)。此外，P.R.Childambaram等人在2004 Symposium on VLSITechnology Digest of Technical Papers，pp.48-49中公开了一种在漏扩展区和/或漏上有效地形成硅锗层的方法。根据此方法，浅沟槽被形成在其上用外延生长方法选择性地形成了硅锗层的硅衬底中，然后在其中形成漏扩展区和/或漏。而且，硅化物层(例如硅化镍层(NiSi))被形成在硅锗层的漏上。然而，若锗被包含在其上形成硅化物层的源/漏中，则在源/漏上形成硅化物的过程中，出现诸如硅化物金属(例如镍)聚集和/或硅化物膜剥离之类的淀积失败问题。为了解决此问题，曾经试图借助于在由硅锗组成的源/漏上外延生长一个硅膜，然后在其上形成硅化物层，来防止淀积失败。然而，若部分硅膜不够厚，则有可能由于硅化物层与硅锗层相接触而引起硅化物金属(例如镍)的分凝。
技术实现思路
利用根据下述本专利技术的，这些问题将得到解决。根据本专利技术的一种情况，提供了一种半导体器件，此半导体器件包含栅电极，此栅电极经由绝缘体形成在半导体衬底的第一导电类型区域内；第一侧壁，此第一侧壁形成在栅电极的侧面上；第二侧壁，此第二侧壁形成在第一侧壁的侧面上；半导体层，此半导体层形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗；第二杂质层，此第二杂质层形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质；以及硅化物层，此硅化物层形成在第二杂质层上。根据本专利技术的另一情况，提供了一种半导体器件，此半导体器件包含第一和第二半导体元件，其中，第一半导体元件包含第一栅电极，此第一栅电极经由绝缘体形成在半导体衬底的第一导电类型区域内；第一侧壁，此第一侧壁形成在第一栅电极的侧面上；第二侧壁，此第二侧壁形成在第一侧壁的侧面上；半导体层，此半导体层形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗；第二杂质层，此第二杂质层形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质；以及第一硅化物层，此第一硅化物层形成在第二杂质层上，而第二半导体元件包含第二栅电极，此第二栅电极经由绝缘体形成在半导体衬底的第二导电类型区域内；第三侧壁，此第三侧壁形成在第二栅电极的侧面上；第四侧壁，此第四侧壁形成在第三侧壁的侧面上；第一导电类型的第三杂质层，此第三杂质层形成在第四侧壁下方的半导体衬底中；第四杂质层，此第四杂质层形成在第四侧壁外面的区域内，且包含浓度高于第三杂质层的第一导电类型的杂质；以及第二硅化物层，此第二硅化物层形成在第四杂质层上。根据本专利技术的另一情况，提供了一种制造半导体器件的方法，此方法包含经由绝缘体在半导体衬底的第一导电类型区域内，形成栅电极；在栅电极的侧面上，形成第一侧壁；在第一侧壁外面的区域内，形成第一沟槽；在沟槽中，形成包含锗的半导体层；将第二导电类型的杂质掺杂到半导体层，以便形成第一杂质层；在半导体层上的第一侧壁的侧面上，形成第二侧壁；从第二侧壁外面的区域清除半导体层，以便形成第二沟槽；将浓度高于第一杂质层的第二导电类型的杂质掺杂到第二侧壁外面的区域，以便形成第二杂质层；以及在第二杂质层上形成硅化物层。根据本专利技术的另一情况，提供了一种制造半导体器件的方法，此方法包含经由绝缘体在半导体衬底的第一导电类型区域内，形成第一栅电极，并经由绝缘体在半导体衬底的第二导电类型区域内，形成第二栅电极；在第一栅电极的侧面上，形成第一侧壁，并在第二栅电极的侧面上，形成第二侧壁；在第一侧壁外面的区域内的半导体衬底中，形成第一沟槽；在第一沟槽中，形成包含锗的半导体层；将第二导电类型的杂质掺杂到半导体层，以便形成第一杂质层，并将第一导电类型的杂质掺杂到半导体衬底在第二侧壁外面的区域，以便形成第二杂质层；在半导体层上的第一侧壁的侧面上，形成第三侧壁，并在第二侧壁的侧面上，形成第四侧壁；从第三侧壁外面的区域清除半导体层，以便形成第二沟槽；将浓度高于第一杂质层的第二导电类型的杂质掺杂到第三侧壁外面的区域，以便形成第三杂质层，并将浓度高于第二杂质层的第一导电类型的杂质掺杂到第四侧壁外面的区域，以便形成第四杂质层；以及在第三杂质层上形成第一硅化物层，以便形成第一半导体元件，并在第四杂质层上形成第二硅化物层，以便形成第二半导体元件。附图说明图1是剖面图，示出了根据本专利技术第一实施方案的半导体器件的一个例子；图2A、2B、2C、2D、2E、2F、2G、2H是工艺剖面图，示出了根据本专利技术第一实施方案的pMOS半导体器件制造工艺的一个例子；图3是剖面图，示出了根据本专利技术第一实施方案的半导体器件的一个修正例子；图4是剖面图，示出了根据本专利技术第一实施方案的半导体器件的另一个修正例子；图5是剖面图，示出了根据本专利技术第二实施方案的半导体器件的一个例子；图6A、6B、6C是工艺剖面图，示出了根据本专利技术第二实施方案的pMOS半导体器件制造工艺的一个例子；图7是剖面图，示出了根据本专利技术第三实施方案的半导体器件的一个例子；图8是剖面图，示出了根据本专利技术第四实施方案的半导体器件的一个例子；而图9A和9B示出了应力模拟的结果，显示了本专利技术的效果。具体实施例方式下面参照附图来描述本专利技术的各个实施方案。在所有附图中，用相应的参考号来表示各个相应的部分。下列各个实施方案被描述作为例子，因此，本专利技术能够以各种形式被修正和实现而不偏离本专利技术的构思。(第一实施方案)本专利技术第一实施方案的目的是一种，其中，硅锗被用于CMOS的pMOS源/漏扩展区，且源/漏和源/漏扩展区被设定在高于沟道区的层面中，以便形成抬高的结构。硅锗用于pMOS的源/漏扩展区，使得能够借助于将压应力施加到沟道区而提高载流子(亦即空穴)在pMOS沟道中的迁移率。而且，源/漏和源/漏扩展区的抬高了的结构使其有效结深度浅。结果，pMOS的工作速度就能够被设定得更高。图1示出了根据本实施方案的半导体器件的剖面结构例子。本实施方案是一种包含pMOS100和nMOS200的CMOS半导体器件。pMOS100和nMOS200都具有抬高了的源/漏结构，其中，源/漏42和242的表面处于比半导体衬底10例如硅衬底10的原来表面更高的层面。在pMOS100中，硅锗32被用于源/漏扩展区34。硅锗32仅仅被用于pMOS100的源/漏扩展区34，但不被用于本文档来自技高网...

【技术保护点】
一种半导体器件，此半导体器件包括：栅电极，此栅电极经由绝缘体形成在半导体衬底的第一导电类型区域内；第一侧壁，此第一侧壁形成在栅电极的侧面上；第二侧壁，此第二侧壁形成在第一侧壁的侧面上；半导体层，此半导体层形成 在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗；第二杂质层，此第二杂质层形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质；以及硅化物层，此硅化物层形成在第二杂质层上。

【技术特征摘要】
JP 2005-5-26 2005-1539481.一种半导体器件，此半导体器件包括栅电极，此栅电极经由绝缘体形成在半导体衬底的第一导电类型区域内；第一侧壁，此第一侧壁形成在栅电极的侧面上；第二侧壁，此第二侧壁形成在第一侧壁的侧面上；半导体层，此半导体层形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗；第二杂质层，此第二杂质层形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质；以及硅化物层，此硅化物层形成在第二杂质层上。2.根据权利要求1的半导体器件，其中，所述半导体层的表面位于比所述半导体衬底表面更高的层面处。3.根据权利要求2的半导体器件，其中，所述第二杂质层的表面位于不同于所述半导体衬底表面的层面内。4.根据权利要求1的半导体器件，其中，所述第二杂质层的锗浓度等于或小于10％。5.根据权利要求1的半导体器件，其中，所述半导体层包含硅锗。6.根据权利要求1的半导体器件，其中，所述第一导电类型是n型，而所述第二导电类型是p型。7.一种半导体器件，此半导体器件包含第一和第二半导体元件，其中第一半导体元件包括第一栅电极，此第一栅电极经由绝缘体形成在半导体衬底的第一导电类型区域内；第一侧壁，此第一侧壁形成在第一栅电极的侧面上；第二侧壁，此第二侧壁形成在第一侧壁的侧面上；半导体层，此半导体层形成在第二侧壁下方，包括第二导电类型的第一杂质层，且包含锗；第二杂质层，此第二杂质层形成在第二侧壁外面的区域内，且包含浓度高于第一杂质层的第二导电类型的杂质；以及第一硅化物层，此第一硅化物层形成在第二杂质层上；且第二半导体元件包括第二栅电极，此第二栅电极经由绝缘体形成在半导体衬底的第二导电类型区域内；第三侧壁，此第三侧壁形成在第二栅电极的侧面上；第四侧壁，此第四侧壁形成在第三侧壁的侧面上；第一导电类型的第三杂质层，此第三杂质层形成在第四侧壁下方的半导体衬底中；第四杂质层，此第四杂质层形成在第四侧壁外面的区域内，且包含浓度高于第三杂质层的第一导电类型的杂质；以及第二硅化物层，此第二硅化物层形成在第四杂质层上。8.根据权利要求7的半导体器件，其中，所述半导体层的表面位于比所述半导体衬底表面更高的层面处。9.根据权利要求7的半导体器件，其中，所述第二杂质层的锗浓度等于或小于10％。10.根据权利要求7的半导体器件，其中，所...

【专利技术属性】
技术研发人员：安武信昭，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]