制造半导体器件的方法技术

一种制造半导体器件的方法，包括：在衬底上形成多个包括钨电极的栅极图案，实施等离子体氧化工艺以在栅极图案的表面上形成覆盖层，在形成有覆盖层的衬底上形成蚀刻阻挡层，形成层间电介质层以填充栅极图案之间的间隙，和蚀刻栅极图案之间的层间电介质层以形成接触孔。

【技术实现步骤摘要】

本专利技术涉及，并且更具体地涉及一种能够使用 鴒层来防止栅极图案失效的。
技术介绍
近来，用于半导体器件的栅极导电层表现为具有多晶硅层和钨层的堆 叠结构而不是仅具有单个多晶硅层的单层结构。这样做是为了减小栅极导 电层的电阻。然而，虽然鵠层和多晶硅层的堆叠结构可减小栅极导电层的 电阻，但是在栅极图案化工艺之后的热处理期间，在钨层中可发生异常氧 化。图1A和1B是鴒层的异常氧化的显微视图。由于鵠层11的异常氧化， 鴒层11发生变形并且可最终脱离。附图标记12显示鴒层11脱离并且暴露 于外侧。为克服这种限制，已经提出了 一种先进侧壁(advanced sidewall， ASW)栅极。图2示出先进侧壁(ASW) ^!f极的截面图。在图2中，ASW栅极包 括具有堆叠在衬底21上的栅极电介质22、多晶硅电极23、钨电极24和栅 极硬掩模层25的栅极图案。在栅极图案的侧壁上形成覆盖层26、钝化层 27、栅极间隔物28和蚀刻阻挡层29。在SAC蚀刻工艺中，蚀刻阻挡层29 保护栅极图案和衬底21。覆盖层26是用于防止钨层异常氧化的薄膜，而钝化层27是用于防止 由于栅极图案的平滑边缘引起的栅极诱导漏极泄漏(GIDL)和热电子的 薄膜。此外，覆盖层26、钝化层27、栅极间隔物28和蚀刻阻挡层29是用 于保护栅极图案免受外界环境例如蚀刻工艺影响的薄膜。ASW栅极可以通过上述方式防止鴒层的异常氧化，但是其具有以下限 制。第一，如图3A的显賴t视图中的附图标记31所示，初f极图案可由于热应力而向一侧倾斜，例如当在覆盖层26的沉积中对栅极图案施加700。C或 更高的沉积温度时。第二，由图3B的显微视图可以看出，鴒电极24的监测关^X寸(CD) 是CD2,但是其实际CD (减去覆盖层26)是CD1，，。即，ASW栅极的 面积小于不形成覆盖层26的典型栅极的面积。这降低了钨电极24与多晶 珪层23的接触面积。因此，栅极图案的方块电阻增加，因而导致容易失效。第三，由图3C的显微视图可以看出，具有用于保护栅极图案的覆盖 层26、栅极间隔物28和蚀刻阻挡层29的三层结构减小了栅极图案之间的 间隙，因而增大了深宽比。因此，在用于形成着陆塞的蚀刻工艺中可能不 暴露出衬底，并且用于保护栅极图案的薄膜可能过度损失。因此，需要可防止栅极图案倾斜、防止栅极图案的方块电阻增加和防 止栅极图案之间间隙减小的技术。
技术实现思路
本专利技术的实施方案涉及一种，该方法能够防止 钨电极异常氧化和栅极图案倾斜。而且，本专利技术的实施方案涉及提供一种，所述 方法能够通过减少用于形成栅极图案保护薄膜的工艺的数目来简化制造 工艺，并且确保用于接触孔的间隔。此外，本专利技术的实施方案涉及提供一种，所述 方法能够确保鵠电极的足够的CD，由此减小栅极图案的方块电阻。根据本专利技术的一个方面，提供一种。所述方法 包括在衬底上形成多个包括鴒电极的栅极图案，实施等离子体氧化工艺 以在栅极图案的表面上形成覆盖层，在形成有覆盖层的衬底上形成蚀刻阻 挡层，形成层间电介质层以填充栅极图案之间的间隙，以及蚀刻栅极图案 之间的层间电介质层以形成接触孔。附图说明图1A和1B是鵠层的异常氧化的显微视图。 图2示出先进侧壁(ASW)栅极的截面图。 图3A示出倾斜的栅极图案的显微视图。图3B示出覆盖层的宽度的显^t视图。图3C示出用于保护栅极图案的三层薄膜的显微视图。图4A至4H示出才艮据本专利技术的一个实施方案的。具体实施例方式以下，将参考附图详细描述根据本专利技术的。图4A至4H示出根据本专利技术的一个实施方案的制造半导体器件的方 法。在图4A中，在衬底41中限定单元区域和周边区域，并且在衬底41 的单元区域中形成凹陷图案42。沿凹陷图案42的表面和衬底41的表面形 成初f极电^h质43。单元区域对应于单位存储单元组的区域，周边区域则对应于用于控制 单位存储单元操作和数据传输操作的元件组的区域。凹陷图案42可以形成为多边形、球形或鞍形。球形凹陷图案具有圆的 下部，使得其下部比其上部更宽。鞍形凹陷图案在底表面上具有鳍状物。栅极电介质43包括氧化物层，例如通过氧化工艺形成的二氧化硅 (Si02)层。形成多晶硅层44以填充凹陷图案42。在多晶硅层44上依次 形成鴒层45和栅极硬掩模层46。栅极硬掩模层46包括氮化物层，例如氮 化珪(S跳)层。在多晶硅层44和鴒层45之间可进一步形成包括氮化鴒(WN)层和 珪化鴒(WSi)层的扩散P且挡层。此外，在鵠层45和栅极硬掩模层46之 间可进一步形成在蚀刻栅^l硬^^模层46时作为蚀刻停止层的多晶硅层。在 栅极硬掩模层46上形成光刻胶图案47。在单独使用光刻胶图案47不能充 分蚀刻栅极硬掩模层46的情况下，在光刻胶图案47和栅极硬掩模层46 之间可进一步形成硬掩模层。该硬掩模层可包括非晶碳层。参考图4B，通过使用光刻胶图案47作为蚀刻阻挡依次蚀刻栅极硬掩 模层46、钨层45和多晶硅层44，而在单元区域和周边区域中形成栅极图 案。此外，可通过向下蚀刻至栅极电介质43而形成^fr极图案。使用CF4和CHF3的混合气体以及感应耦合等离子体(ICP)、电容耦 合等离子体或电子回旋共振型等离子体源，实施栅极硬掩模层46、鴒层45 和多晶硅层44的蚀刻。移除光刻胶图案47。附图标记44A、 45A和46A分别表示在用于形成 栅极图案的蚀刻之后形成的多晶硅电极、鴒电极和栅极硬掩模图案。参考图4C,通过氧化形成有栅极图案的所得结构而形成覆盖层48。 覆盖层48通过低温等离子体氧化工艺形成。覆盖层48防止鴒电极45A异 常氧化并且保护栅极图案。等离子体氧化工艺仅使用CF4、 02和]\2的混合气体。其还使用RF功 率和源功率在约300。C ~约600 'C的腔室温度下将混合气体电离成等离子 态。在一个实施方案中，保持腔室温度不超过400°C。在另一个实施方案 中，保持腔室温度不超过500'C。此外，在实施用于形成栅极图案的工艺 的腔室内部原位实施等离子体氧化工艺。CF4气体的流量为约40 sccm~约 60sccm， 02气体流量为约20 sccm ~约30 sccm，并且N2气体的流量为约 100 sccm ~约990 sccm。由于等离子体氧化工艺仅使用02自由基，所以可以最小化iiyV鴒电极 的氧化渗透，由此防止钨电极45异常氧化。因此，可以省略覆盖层的高温 沉积，由此防止栅极图案倾斜。覆盖层48可以形成至约50 A ~约300 A的厚度。在一个实施方案中， 覆盖层48可形成至约60 A ~约100 A的厚度。此外，可以实施使用臭氧 (03)的清洗工艺以调整覆盖层48的厚度。实施离子注入工艺以在单元区域和周边区域中形成源极和漏极区。通 过对着陆塞实施扩散工艺，可形成单元区域的源极和漏极区。亦即，通过 使掺杂在着陆塞中的杂质向衬底41扩散来形成源极和漏极区。参考图4D，在形成有覆盖层48的衬底41上形成蚀刻阻挡层49。蚀栅极图案的薄膜。蚀刻阻挡层49可包括氮化物层。蚀刻阻挡层49可形成 至约50 A 约150 A的厚度。在一个实施方案中，蚀刻阻挡层49可形成 至约70A 约90A的厚度。参考图4E，在单元区域的蚀刻阻挡层49上形成覆盖单元区域的栅极 图案的蚀刻停止层50。蚀刻停止层50仅在单元区本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述方法包括：　在衬底上形成多个栅极图案，每个栅极图案包括钨电极；　通过实施等离子体氧化工艺，在所述栅极图案的表面上形成覆盖层；　在所述覆盖层上形成蚀刻阻挡层；　形成层间电介质层以填充所述栅 极图案之间的间隙；和　蚀刻所述栅极图案之间的所述层间电介质层以形成接触孔。

【技术特征摘要】
KR 2007-12-21 10-2007-01353011. 一种制造半导体器件的方法，所述方法包括在衬底上形成多个栅极图案，每个栅极图案包括钨电极；通过实施等离子体氧化工艺，在所述栅极图案的表面上形成覆盖层；在所述覆盖层上形成蚀刻阻挡层；形成层间电介质层以填充所述栅极图案之间的间隙；和蚀刻所述栅极图案之间的所述层间电介质层以形成接触孔。2. 根据权利要求l所述的方法，还包括在形成所述覆盖层之后，使用 臭氧(03)实施清洗工艺。3. 根据权利要求1所述的方法，其中在约300 。C ~约600 。C的腔室温度 下实施所述等离子体氧化工艺。4. 根据权利要求l所述的方法，其中使用包括CF4气体、02气体和]\2 气体的混合气体实施所述等离子体氧化工艺。5. 根据权利要求4所述的方法，其中所述CF4气体的流量为约40 sccm ~ 约60 sccm， 02气体的流量为约20 sccm~约30 sccm，并且N2气体的流量 为约100 sccm ~约9卯sccm。6. 根据权利要求1所述的方法，其中所M盖层形成至约5...

【专利技术属性】
技术研发人员：朴铉植，吴相录，赵瑢泰，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]