三维集成电路的形成方法技术

本发明专利技术提供一种三维集成电路的形成方法，包括：提供一第一晶圆，包括一硅层，位于该第一晶圆的顶部表面提供一第二晶圆，包括一氧化硅层，位于该第二晶圆的顶部表面，将该氧化硅层的顶部表面对应至该硅层的顶部表面并施加一压力，较佳施加一低压力，将该第一及该第二晶圆连接，形成接触插塞以电性连接该第一及该第二晶圆内的集成电路。在将该第一及该第二晶圆连接之前，较佳以一化学机械研磨制程及等离子处理将该氧化硅层的表面整平。本发明专利技术所提供的三维集成电路的形成方法，利用硅原子与氧原子间的共价键，可在低压及低温下进行接合制程，可保持低介电常数的多孔性及其介电常数，适用于形成具有低介电常数的三维集成电路。

【技术实现步骤摘要】

本专利技术有关于一种集成电路，而特别有关于一种3D集成电路结构及其形成方法。
技术介绍
集成电路的专利技术以来，由于堆积密度的增加以及各种电子元件(例如晶体管、二极管、电阻器以及电容等)的发展，半导体产业已经历了一段快速发展的过程。整体而言，半导体工业能有如此快速的发展取决于关键尺寸的持续缩小，因此可在有限的区域中堆积更多的电路。集成电路的发展实质上是二维结构，集成电路是堆积在半导体晶圆的表面，虽然光刻技术快速的进步使得二维集成电路有很大的进展，但是在二维结构的发展上堆积密度仍然有许多物理限制，其中之一就是需要最小的尺寸来形成这些元件，当更多元件形成在晶片时，则需要更复杂的设计。当元件数量增加时，元件间导线的数量及长度也会产生额外的制程限制，同时阻容迟滞及能量消耗也会随之增加。为解决上述的制程限制，因而发展出三维集成电路结构。在典型三维集成电路的制程中，先形成各自具有集成电路的两晶圆。接着，元件对准后将两晶圆连接。之后，形成深接触插塞连接第一及第二基板的元件。利用三维结构集成电路技术可达到更高的元件密度，目前已达到六片晶圆的连接，因此，可有效减少导线的长度。接触插塞的数目也能减少本文档来自技高网...

【技术保护点】
一种三维集成电路的形成方法，其特征在于，所述三维集成电路的形成方法包括：提供一第一晶圆，包括一硅层位于该第一晶圆的顶部表面；提供一第二晶圆，包括一氧化硅层位于该第二晶圆的顶部表面；将该氧化硅层的顶部表面对应至该硅层的 顶部表面，并施加一压力以接合该第一晶圆及该第二晶圆；以及形成接触插塞，用以连接该第一晶圆及该第二晶圆的集成电路。

【技术特征摘要】
US 2006-3-21 11/385,9681.一种三维集成电路的形成方法，其特征在于，所述三维集成电路的形成方法包括提供一第一晶圆，包括一硅层位于该第一晶圆的顶部表面；提供一第二晶圆，包括一氧化硅层位于该第二晶圆的顶部表面；将该氧化硅层的顶部表面对应至该硅层的顶部表面，并施加一压力以接合该第一晶圆及该第二晶圆；以及形成接触插塞，用以连接该第一晶圆及该第二晶圆的集成电路。2.根据权利要求1所述的三维集成电路的形成方法，其特征在于，在接合该第一晶圆及该第二晶圆之前更包括对该氧化硅层进行一化学机械研磨制程。3.根据权利要求1所述的三维集成电路的形成方法，其特征在于，在接合该第一晶圆及该第二晶圆之前更包括对至少该硅层及该氧化硅层其中之一进行一等离子制程。4.根据权利要求1所述的三维集成电路的形成方法，其特征在于，该压力小于20psi。5.一种三维集成电路的形成方法，其特征在于，所述三维集成电路的形成方法包括提供一第一晶圆，包括一第一内连线结构位于一第一基底之上；提供一第二晶圆，包括一第二内连线结构位于一第二基底之上，其中该第二基底包括硅；在该第一内连线结构上形成一氧化硅层；在该第二内连线结构上贴合一操作晶圆；以一薄化制程薄化该第二基底；将该氧化硅层的顶部表面对应至该第二基底一露出的表面，并施加一压力以接合该第...

【专利技术属性】
技术研发人员：邱文智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]