一种三维集成电路堆栈集成方法及三维集成电路技术

本发明专利技术涉及一种三维集成电路堆栈集成方法及三维集成电路，属于集成电路制造技术领域。本发明专利技术的三维集成电路堆栈集成方法包括：在硅晶圆基体两面上制备形成纳米化镍焊盘层，在镍焊盘层表面进行自纳米化处理形成纳米化镍结构层，在硅晶圆一面的纳米化镍结构层上制备形成锡钎料层，将硅晶圆的两面分别光刻形成纳米化镍/锡微凸点及纳米化镍焊盘，切割得到芯片单元；通过固液互扩散键合在芯片单元与芯片基板或者芯片单元与芯片单元之间形成Ni3Sn4互连点，实现三维芯片垂直堆栈集成，即得。本发明专利技术的三维集成电路堆栈集成方法极大的提高了芯片的堆叠效率和互连可靠性。

【技术实现步骤摘要】

本专利技术涉及一种三维集成电路堆栈集成方法及三维集成电路，属于集成电路制造

技术介绍
互连键合是三维集成电路(Integrated Circuit，IC)堆栈集成的关键技术，目前固液扩散键合是三维IC堆栈集成可行性最高的一项互连键合技术。微电子产品的微型化及多功能化要求三维集成电路堆栈互连点尺寸大幅度减小，且堆栈芯片厚度也大幅度减小。在此情况下，固液扩散键合技术遇到了技术瓶颈，主要体现在：第一，形成的互连点需具有高熔点，而且键合加热时间不能过长。原因是堆栈芯片重量及键合压力有可能压溃下层熔融状态的互连钎料，并且由于堆栈芯片很薄，键合加热时间过长会造成键合后芯片变形，降低互连点的可靠性。第二，形成的互连点需由单一物相构成，且不发生化合物相变。原因是在热起伏环境中微尺寸互连点将承受着更大的应力，裂纹易在互连点内不同相界面处快速形成，此外，化合物相变会由于过大的残余应力形成相变裂纹，并且相变过程通常伴随着柯肯达尔孔洞的形成，这都将严重危害微小尺寸互连点的可靠性。Cu-Sn及Ag-In等体系传统的固液互扩散键合方法能够形成单相金属间化合物互连焊点，但是需要数十分钟的键合加热时间，有的还需要增加数个小时的辅助热时效时间，对芯片的热输入非常大，并且部分体系形成的单相金属间化合物互连点或是物相不稳定，或是通过化合物相变形成，仍然不能解决上述问题。申请公布号为CN102244022A的中国专利技术专利(申请公布日为2011年11月16日)公开了一种倒装芯片单金属间化合物微互连结构制备方法，并具体公开了分别在芯片和基板的金属表面上制备Cu金属焊盘和纯Sn表层，并在芯片金属表层的水平面和基板金属表层的水平面上分别涂覆钎剂，将芯片倒扣放置，使芯片金属焊盘和基板金属焊盘一一对应设置，施加1-100kg的压力，使其成为一个组合体，在250～350℃下加热0.5～10h，形成倒装芯片单金属间化合物微互连结构。但是，该方法中固液互扩散键合的键合加热时间长，且互连点在形成过程中发生了金属间化合物相变。
技术实现思路
本专利技术的目的在于提供一种加热时间短、互连点可靠性高的三维集成电路堆栈集成方法。本专利技术的目的还在于提供一种上述方法制得的三维集成电路。为了实现以上目的，本专利技术的三维集成电路堆栈集成方法的技术方案如下：一种三维集成电路堆栈集成方法，包括如下步骤：在硅晶圆基体两面上制备形成镍焊盘层，在镍焊盘层表面进行自纳米化处理形成纳米化镍结构层，在硅晶圆一面的纳米化镍结构层上制备形成锡钎料层，切割得到芯片单元；通过固液互扩散键合在芯片单元与芯片基板或者芯片单元与芯片单元之间形成Ni3Sn4互连点，实现三维芯片垂直堆栈集成，即得。本专利技术的三维集成电路堆栈集成方法先在硅晶圆基体上制备纳米化镍焊盘结构，然后在纳米化镍结构层上通过固液扩散键合，快速形成Ni3Sn4互连点，实现芯片与芯片基板或者芯片与芯片之间的互连；Sn钎料的熔点为232℃，能够在较低的温度260℃以下实现Ni与Sn的固液扩散键合，只形成一种金属间化合物Ni3Sn4，该相熔点为794.5℃，在高温下非常稳定，大大提高了芯片堆栈的互连可靠性。本专利技术的三维集成电路堆栈集成方法具体包括如下步骤：1)在硅晶圆基体两面上制备形成镍焊盘层；2)在步骤1)得到的镍焊盘层表面进行自纳米化处理形成纳米化镍结构层，在硅晶圆一面的纳米化镍结构层上制备形成锡钎料层；3)将硅晶圆的两面分别光刻形成纳米化镍/锡微凸点及纳米化镍焊盘，切割得到芯片单元；4)通过倒装芯片封装方式，将芯片单元倒扣并与表面具有纳米化镍焊盘的芯片基板或者芯片单元夹持对准，通过固液互扩散键合在芯片单元的纳米化镍/锡微凸点与芯片基板的纳米化镍焊盘或者在芯片单元的纳米化镍/锡微凸点与芯片单元的纳米化镍焊盘之间形成Ni3Sn4互连点，实现三维芯片垂直堆栈集成，即得。本专利技术采用纳米化镍/锡微凸点/纳米化镍焊盘反应结构，通过纳米化镍焊盘层作为反应层，利用纳米结构的尺度效应，能够加快金属间化合物Ni3Sn4互连点的形成速度，快速形成单相Ni3Sn4高温互连点。形成的Ni3Sn4互连点具有单相、高温稳定、形成速度快及在形成过程中不发生化合物相变特征。本专利技术的方法极大的提高了芯片的堆栈效率及互连可靠性，特别是对于高密度三维堆栈集成效果更加显著。上述步骤能够保证本专利技术的三维集成电路堆栈集成方法制得的三维集成电路中芯片结合的强度。本专利技术的三维集成电路堆栈集成方法非常适用于三维IC堆栈集成中芯片厚度为30～50μm的2层或多层芯片的固液扩散键合。所述光刻包括掩模、曝光、显影及刻蚀处理步骤。所述固液互扩散键合的条件为：键合温度为240～260℃，键合压力为15～30N，键合时间为10～30s。所述硅晶圆的厚度为30～50μm。对于将多层芯片单元互连键合并互连键合在芯片基板单元上形成的三维集成电路，所述键合按照如下顺序进行：通过倒装芯片封装方式，将第一层芯片单元倒扣并置于芯片基板单元上，将第一芯片单元与芯片基板单元夹持对准，使第一层芯片单元与芯片基板单元互连键合；然后将第二层芯片单元倒扣并置于第一层芯片单元上表面，夹持对准，使第二层芯片单元与第一层芯片单元互连键合，然后按照与第二层芯片单元键合相同的方法完成余下的芯片单元的互连键合。在硅晶圆上制备镍焊盘层时，先在硅晶圆表面制备形成Ti粘附层，然后在Ti粘附层上制备Ni焊盘层。所述Ti粘附层通过等离子体增强化学气相沉积法或者磁控溅射法在芯片基体表面沉积Ti得到。所述Ni焊盘层通过电化学沉积法在Ti粘附层表面沉积Ni得到。所述纳米化镍结构层采用超音速微粒轰击或者等离子轰击法对焊盘层表面进行自纳米化处理得到。所述Sn层通过电化学沉积法在Ni焊盘层上沉积Sn得到。所述纳米化镍焊盘层包括Ti层与Ni层，纳米化镍焊盘层的厚度为4～8μm。所述纳米化镍结构层的厚度为2～4μm。所述纳米化镍结构层由连续分布的镍纳米晶组成，此纳米晶指材料表面经纳米化处理后得到的晶粒，所述纳米晶的平均晶粒尺寸为15nm。所述Sn层仅设置在芯片单元的上表面或下表面。所述钎料层的厚度为3～6μm。所述纳米化镍/锡微凸点及纳米化镍焊盘的直径为3～5μm。所述芯片单元的规格为5cm×5cm。本专利技术的三维集成电路的技术方案如下：一种三维集成电路，采用上述的方法集成得到。本专利技术的三维集成电路，芯片间连接可靠，高温稳定性好。附图说明图1为本专利技术的实施例1的三维集成电路堆栈集成方法的流程图；图2为本专利技术的实施例1的芯片单元的结构示意图；图3为图2中的芯片单元上表面纳米化镍/锡微凸点的局部放大图；图4为图1中的第一层芯片单元与芯片基板之间的互连点的局部放大图。具体实施方式下面结合具体实施例对本专利技术的技术方案进行进一步的说明。实施例1如图1-4所示，本实施例的三维集成电路堆栈集成方法包括如下步骤：1)焊盘层的制备：采用等离子体增强化学气相沉积法在30μm厚的硅晶圆1的两个表面上都沉积一层Ti粘附层，然后再采用电化学沉积法在硅晶圆两个表面上的Ti粘附层上均沉积一层Ni层，所述Ti层和Ni层构成了焊盘层2，焊盘层厚度为4μm；2)焊盘纳米化结构层的制备：采用超音速微粒轰击法对上述硅晶圆两个表面上的焊盘层表面进行自纳米化处理，在焊盘层表面制备出纳米化本文档来自技高网...

【技术保护点】
一种三维集成电路堆栈集成方法，其特征在于，包括：在硅晶圆基体两面上制备形成镍焊盘层，在镍焊盘层表面进行自纳米化处理形成纳米化镍结构层，在硅晶圆一面的纳米化镍结构层上制备形成锡钎料层，切割得到芯片单元；通过固液互扩散键合在芯片单元与芯片基板或者芯片单元与芯片单元之间形成Ni3Sn4互连点，实现三维芯片垂直堆栈集成，即得。

【技术特征摘要】
1.一种三维集成电路堆栈集成方法，其特征在于，包括：在硅晶圆基体两面上制备形成镍焊盘层，在镍焊盘层表面进行自纳米化处理形成纳米化镍结构层，在硅晶圆一面的纳米化镍结构层上制备形成锡钎料层，切割得到芯片单元；通过固液互扩散键合在芯片单元与芯片基板或者芯片单元与芯片单元之间形成Ni3Sn4互连点，实现三维芯片垂直堆栈集成，即得。2.如权利要求1所述的三维集成电路堆栈集成方法，其特征在于，具体包括如下步骤：1)在硅晶圆基体两面上制备形成镍焊盘层；2)在步骤1)得到的镍焊盘层表面进行自纳米化处理形成纳米化镍结构层，在硅晶圆一面的纳米化镍结构层上制备形成锡钎料层；3)将硅晶圆的两面分别光刻形成纳米化镍/锡微凸点及纳米化镍焊盘，切割得到芯片单元；4)将芯片单元倒扣并与表面具有纳米化镍焊盘的芯片基板或者芯片单元夹持对准，通过固液互扩散键合在芯片单元的纳米化...

【专利技术属性】
技术研发人员：田野，任宁，吴海宏，尚拴军，
申请(专利权)人：河南工业大学，
类型：发明
国别省市：河南;41