提供用于制造基于碳纳米管的器件的技术。在一个方面中，提供用于制造基于碳纳米管的集成电路的方法。该方法包含以下步骤。提供包含碳纳米管的第一晶片。提供包含一个或多个器件元件的第二晶片。通过将第一晶片与第二晶片接合在一起，使碳纳米管中的一个或多个与器件元件中的一个或多个连接。还提供基于碳纳米管的集成电路。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及碳纳米管技术，更具体而言，涉及制造基于碳纳米管的器件的技术。
技术介绍
碳纳米管具有对高速且高性能的电路具有吸引力的非凡电子特性。在使用包含碳纳米管的器件和复杂电路的主要挑战之一在于，碳纳米管生长条件与当前互补金属氧化物半导体(CMOS)技术的工艺限制不兼容。例如，化学气相沉积(CVD)生长的碳纳米管需要至少600°C的生长条件以产生高质量纳米管，这超出了 CMOS工艺的约350°C至约400°C的温度容量。围绕该温度限制的一个可能的解决方案为，从溶液将预成形的碳纳米管沉积在衬底上。然而，在后续处理期间，经沉积的碳纳米管可通过氧化而被破坏，且碳纳米管的特性也会由于表面处理而被改变。实现基于碳纳米管的集成电路的另一实际挑战为碳纳米管与电路部件的其余部分的对准。尽管在控制纳米管的生长取向和/或沉积位置方面已取得很大进展，但尚未解决纳米管与电路的其余部分的对准。因此，需要基于三维碳纳米管的集成电路器件集成的技术。
技术实现思路
本专利技术提供用于制造基于碳纳米管的器件的技术。在本专利技术的一个方面中，提供一种用于制造基于碳纳米管的集成电路的方法。该方法包括以下步骤。提供包含碳纳米管的第一晶片。提供包含一个或多个器件元件的第二晶片。通过将所述第一晶片与所述第二晶片接合在一起，使所述碳纳米管中的一个或多个与所述器件元件中的一个或多个连接。可将所述碳纳米管沉积在第一衬底上。可将第一氧化物层沉积到所述衬底上而覆盖所述碳纳米管。可形成一个或多个第一电极，所述第一电极至少部分地延伸穿过所述第一氧化物层且与所述碳纳米管中的一个或多个接触。可在第二衬底上制造一个或多个器件元件。可将第二氧化物层沉积在所述器件元件之上。可形成一个或多个第二电极，所述第二电极至少部分地延伸穿过所述第二氧化物层而被连接至所述器件元件中的一个或多个。在本专利技术的另一方面中，提供一种基于碳纳米管的集成电路。该基于碳纳米管的集成电路包括第一晶片，其包含碳纳米管；以及第二晶片，其包含一个或多个器件元件， 其中所述第一晶片接合至所述第二晶片，以使所述碳纳米管中的一个或多个与所述器件元件中的一个或多个连接。通过参考以下详细描述和附图，将获得对本专利技术以及本专利技术的其它特征和优点的更完全的理解。附图说明图I为示例出根据本专利技术的实施例的碳纳米管晶片的横截面图，其中碳纳米管已被沉积到被氧化物覆盖的衬底上；图2为示例出根据本专利技术的实施例的图I的碳纳米管晶片的俯视图的图3为根据本专利技术的实施例的碳纳米管晶片的横截面图，该图示例出氧化物层已被沉积到被氧化物覆盖的衬底上而覆盖碳纳米管；图4为根据本专利技术的实施例的碳纳米管晶片的横截面图，该图示例出掩模层已被沉积在氧化物层之上且已被构图5为根据本专利技术的实施例的碳纳米管晶片的横截面图，该图示例出氧化物层已被蚀刻穿过经构图的掩模层从而形成过孔，所述过孔暴露碳纳米管的区域以接纳金属电极；图6为根据本专利技术的实施例的碳纳米管晶片的横截面图，该图示例出金属已被沉积在氧化物层之上且填充过孔；图7为根据本专利技术的实施例的碳纳米管晶片的横截面图，该图示例出金属已被向下抛光至所需厚度；图8为示例出根据本专利技术的实施例的器件晶片的横截面图，其中在绝缘体上硅 (SOI)衬底上制造有一个或多个器件元件；图9为根据本专利技术的实施例的器件晶片的横截面图，该图示例出氧化物层已被沉积在器件元件之上、一个或多个金属层已被形成在氧化物层中而与器件元件接触，且一个或多个电极已被形成在氧化物层中而与金属层接触；图10为示例出根据本专利技术的实施例的器件晶片的横截面图，器件晶片已被翻转以与碳纳米管晶片面对面接合；图11为示例出根据本专利技术的实施例在已将器件晶片与碳纳米管晶片接合在一起后所产生的器件布局(layout)的横截面图12为示例出根据本专利技术的实施例已从器件晶片去除大部分衬底的横截面图13为示例出根据本专利技术的实施例已从碳纳米管晶片去除衬底的横截面图14为示例出根据本专利技术的实施例已在器件晶片附近形成额外的器件层/金属层的横截面图；以及图15为示例出根据本专利技术的实施例已在碳纳米管晶片附近形成额外的器件层/ 金属层的横截面图。具体实施方式为成功地将碳纳米管用作实际器件和/或电路中的有源元件，需要新制造方案以结合现有的互补金属氧化物半导体(CMOS)技术与碳纳米管。本教示提供此种制造方案。图1-15为示例出用于制造基于碳纳米管的集成电路的示例性方法的图。在该特定实例中，通过以下步骤形成基于碳纳米管的晶体管提供在一个衬底(本文中称为碳纳米管晶片)上制造的碳纳米管和在另一衬底(本文中称为器件晶片)上的CMOS器件元件(及相关布线)，然后通过使用面对面接合来将碳纳米管晶片与器件晶片以三维配置接合在一起而连接碳纳米管与器件元件中的一个或多个。三维集成已成为实现用于基于碳纳米管的电子设备的封装和集成电路(IC)技术差距的极有前途的候选者。层叠CMOS现有技术水平的有源器件层的能力已得到证实。即使在没有按比例缩放(scaling)的情况下，三维集成技术也可增加系统性能。具体而言，三维集成提供了减小的总布线长度(及由此缩短的互连延迟时间)、显著增加的芯片间的互连数目以及允许不同材料、工艺技术和功能成功集成的能力。另外，已注意到，在基于碳纳米管的电路中，系统性能受到互连的寄生电容和电阻的显著影响。如图I的横截面图中所示，可通过首先将碳纳米管102沉积到被氧化物覆盖的衬底上而形成碳纳米管晶片。根据示例性实施例，被氧化物覆盖的衬底包括覆盖有氧化物105 的硅(Si)衬底104。在该实例中，将碳纳米管102沉积到氧化物105上。可使用化学气相沉积(CVD)工艺生长这些碳纳米管，或从溶液沉积这些碳纳米管。这些CVD和溶液沉积工艺为本领域中所熟知。根据其中采用CVD工艺的示例性实施例，首先将金属催化剂(例如， 钥(Mo)、铁(Fe)、镍(Ni))沉积在被氧化物覆盖的衬底上，随后使高温(例如，介于约450摄氏度(°C)与约900°C之间)含碳气体(例如，乙醇或甲烷)在衬底表面之上流动而形成碳纳米管。对其中将碳纳米管用作电路中有源部件(例如，晶体管沟道)的应用而言，需要半导电纳米管。实践中，通常获得半导电碳纳米管与金属性碳纳米管的混合物。在该实例中， 使用从纯化的纳米管溶液沉积的具有高纯度(高于百分之99 (99%))的半导电纳米管的碳纳米管膜。本文中使用的术语纯度是指半导电碳纳米管与金属性碳纳米管之间的比率。本领域技术人员熟知在溶液中使金属性碳纳米管与半导电碳纳米管分离的方法。在一个实例中，可以利用在用适当的表面活性剂(例如，胆酸钠)进行官能化之后在水溶液中金属性纳米管与半导电纳米管之间的浮力密度差来用超速离心法分离这两种类型的纳米管。可通过该方法制备含有高纯度(高于99. 9%)的半导电碳纳米管的溶液。在图2中示出碳纳米管晶片的俯视图(从有利位置A)。如图2中所示，碳纳米管 102沿(被氧化物覆盖的衬底的)氧化物105的顶表面对准。然而，没有必要使所有纳米管对准。在图2中，仅为了清楚起见而将碳纳米管绘制为平行的。如图3的横截面图中所示，然后将氧化物层106沉积到被氧化物覆盖的衬底上而覆盖碳纳米管102。该氧化物层将用于两个目的。第一，氧化物层106将用作碳纳米管的栅极电介质。第二，氧化物层106稍后将用本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：K·陈，YM·林，P·阿沃里斯，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：
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