半导体装置和“绝缘体上的半导体”衬底制造方法及图纸

技术编号:3216912 阅读:151 留言:0更新日期:2012-04-11 18:40
本发明专利技术的第1目的是提供具有在与氧化硅膜相比可减薄膜厚并且防止了性能变坏的栅绝缘膜的系统化的半导体装置,第2目的是提供通过提高元件隔离绝缘膜或SOI衬底内的埋入氧化膜的抗热载流子的性能来提高可靠性的半导体装置。本发明专利技术的半导体装置具备由在硅衬底1上按下述顺序设置的包含重氢的氧化硅膜111和包含重氢的氮化硅膜121这2层膜构成的栅绝缘膜。(*该技术在2021年保护过期,可自由使用*)

【技术实现步骤摘要】

本专利技术涉及半导体装置和SOI(“绝缘体上的半导体”)衬底,特别是涉及改进了构成半导体元件的绝缘膜和埋入绝缘膜的半导体装置和SOI衬底。伴随MOSFET(金属氧化物硅场效应晶体管)的微细化,进行了减薄栅绝缘膜的膜厚的试验,其目的是提高电流驱动力和缓和阈值电压的园滑性(roll-off相对于栅长和栅宽的变化,阈值电压变化的量)。在其背景中存在以下2个原因(1)如果电流驱动力提高,则电路的工作速度加快,半导体芯片的工作频率提高,(2)如果阈值电压的roll-off被缓和,则相对于转移工序或加工工序时的栅长和栅宽的离散性,晶体管的阈值电压的变动变小,容易实现批量生产。在氧化硅(SiO2)的栅绝缘膜中,如果厚度为3nm以下,则从硅衬底朝向栅电极的直接隧道效应引起的栅漏泄电流变得显著,因此,氧化硅的栅绝缘膜的膜厚的极限约为3nm。但是,为了提高电流驱动力,要求以氧化硅膜换算的栅绝缘膜的膜厚(以下,称为换算膜厚)为3nm以下。再者,如果氧化硅的栅绝缘膜与包含高浓度的硼的多晶硅膜(作为表面沟道型的P型MOSFET的栅电极来使用)相接而被形成,则多晶硅膜中的硼在热处理时发生热扩散并且也扩散到栅绝缘膜中,因其到达沟道而引起的阈值电压的变动成为问题。作为解决该问题的一个方法,在栅长为0.12微米以下这一代中,使用了例如图43中示出的结构的MOSFET90。在图43中,MOSFET90具备由在硅衬底1上按下述顺序设置的氧化硅膜11和氮化硅膜12这2层膜构成的栅绝缘膜;以及由在氮化硅膜12上按下述顺序设置的掺杂多晶硅膜13、阻挡金属层(WNx、TiNx、Ta、TaN等)14、金属膜15这3层膜构成的栅电极。再有,以下,将由氧化硅膜和氮化硅膜构成的栅绝缘膜称为ON(氧化-氮化)膜。再有,MOSFET90具备覆盖栅绝缘膜和栅电极的覆盖绝缘膜16;至少覆盖覆盖绝缘膜16的侧面的侧壁绝缘膜17;设置在栅电极的下部的硅衬底1的表面内的沟道层7;设置成夹住沟道层7而对置的一对延伸层6;分别设置在一对延伸层6内的袋(pocket)层5;以及与一对延伸层6邻接地设置的一对源、漏主要层4。在此,延伸层6的导电型与源、漏主要层4的导电型相同,由于起到源、漏层的功能,故应称为源、漏延伸层6,但为了方便起见,称为延伸层6。此外,MOSFET90的有源区被作为元件隔离绝缘膜的一种的STI(浅槽隔离)膜3所规定,在硅衬底1的内部设置了沟道中止层2,在MOSFET90的上部层叠了第1层间绝缘膜21、绝缘膜22、第2层间绝缘膜23、第3层间绝缘膜24。此外,在图43中,示出了设置下述部分的结构贯通第1层间绝缘膜21和绝缘膜22分别到达一对源、漏主要层4的接触部31;与一个接触部31连接的第1布线层32;贯通第2层间绝缘膜23到达另一个接触部31的接触部33;以及与接触部33连接的第2布线层34,但这不过是一例。再有,为了参考,在图44中示出MOSFET中的各层的掺杂剂的种类。在图44中,将N型MOSFET和P型MOSFET的每一种分类为表面沟道型和埋入沟道型,对于沟道层、沟道中止层、源、漏主要层、延伸层、袋层、掺杂多晶硅层的每一种,列举了可使用的掺杂剂。其次,说明上述的ON膜的优点。ON膜具有下述2个优点(1)可使在因直接隧道效应引起的栅电流几乎不流过的条件下的换算膜厚比3nm薄,(2)由于氮化硅中的掺杂剂的扩散系数比氧化硅中的掺杂剂的扩散系数小,故多晶硅中的掺杂剂不会热扩散到栅绝缘膜中而到达沟道,没有因其引起的阈值电压的变动。再有,也进行了在硅衬底上形成氮化硅膜并将其用作栅绝缘膜的试验,但由于氮化硅/硅衬底的界面能级密度增加,故未能实用化。如果界面能级密度大,则移动中的载流子在MOSFET的内部反复地被陷落/去陷落,由于这一点的缘故,迁移率或有效的载流子密度下降,因此,引起漏电流下降的问题。其结果,发生由MOSFET构成的半导体集成电路的工作速度下降的问题。如上所述,ON膜虽然具有许多优点,但在抗热载流子的性能方面存在若干问题。图45~图47是说明在硅衬底上形成的ON膜的因热载流子引起的性能变坏机理的示意图。在氧化硅膜的形成时或在其后的工序(氢烧结等)中在ON膜中导入氢原子,如图45中所示,氢原子与构成ON膜的氧化硅膜中的硅原子的一部分结合。在图45中,示出了硅原子(Si)与氢氧基(OH)的结合体。再有,对硅原子来说,以单键的方式结合了3个用记号R示出的原子。这里示出了以单键的方式结合了3个氧(O)、氢(H)、硅等中的某一原子,在图47和图48中使用了同样的标记。此外,在氮化硅膜中,也在膜的形成时或利用其后的工序取入了氢原子。再者,SiO2/Si界面的硅原子的悬挂键(dangling bond)与由氢烧结等的工序导入的氢原子结合而被端接(terminated)。如果对MOSFET施加应力电压(例如,在N型MOSFET的情况下,对漏和栅施加电源电压VDD、对源施加0V或基电源电压VBB=-1V),则被内部电场加速而得到能量的硅衬底中的热载流子HOT因具有比SiO2/Si界面的势垒能量大的能量而越过界面,如图45中所示,到达SiO2中。然后,利用载流子HOT的能量,切断与硅原子结合的氢氧基的氢原子的结合,被切断了结合的氧的悬挂键起到固定电荷的作用。如图46中所示,被切断了结合的氢原子利用因栅绝缘膜中的电场引起的漂移或热扩散,到达SiO2/Si界面。到达了界面的氢原子与界面的Si原子和氢原子的结合体反应,形成氢分子。这些氢分子作为气体而挥发,如图47中所示,SiO2/Si界面的硅原子的悬挂键起到界面能级的作用,氧化硅膜中的硅原子的悬挂键起到固定电荷的作用。如果形成固定电荷或界面能级,则引起阈值电压的变动或漏电流的性能下降,引起电路的工作速度的下降和电路的误工作。以上是因氧化硅膜中的氢原子引起的ON膜的性能变坏机理,其次,说明因氮化硅膜中的氢原子引起的ON膜的性能变坏机理。通常,利用下述的反应式(1)、(2)表示的化学反应来形成构成ON膜的氮化硅膜。式1…(1)式2…(2)反应式(1)表示在CVD反应装置或RTN(快速热氮化)装置中的反应,反应式(2)表示因等离子激励引起的反应。再有,反应式(2)的N*意味着氮原子的原子团。从反应式(1)、(2)可明白,在氮化硅膜的形成工序中,作为副产物形成氢气体。在反应式中虽然是氢分子,但其一部分在反应的过程中以氢原子的状态被取入到氮化硅膜中。氮化硅膜中的氢原子以与硅原子结合的形态或存在于氮化硅的晶格间的形态等各种形态存在。图48是示出利用反应式(1)的反应形成的氮化硅膜中的氢原子浓度的氨气分压依存性,在横轴中示出氨气的分压对于反应室内的整个气压的比率,纵轴表示氢原子浓度(原子百分比)。从图48可明白,在氮化硅膜中包含了约10~30原子百分比的氢原子。如果使用ON膜作为栅绝缘膜,则在应力电压下,除了氧化硅膜中的氢原子外,氮化硅中的氢原子也因漂移或扩散移动到氧化硅膜中,如图46中所示,与结合到硅原子上的氢氧基的氢原子反应,或是形成氢分子,或是与SiO2/Si界面的Si原子与氢原子的结合体反应,形成氢分子。然后,这些氢分子作为气体而挥发,如图47中所示,SiO2/Si界面的硅原子的悬挂键起到界面能级的作用,氧本文档来自技高网...

【技术保护点】
一种半导体装置,具备至少一种MOSFET,该MOSFET具有设置在半导体衬底的主表面上的栅绝缘膜和设置在上述栅绝缘膜上的栅电极,其特征在于:上述栅绝缘膜具有第一2层膜,该第一2层膜是氧化硅膜和氧化氮化硅膜的2层膜,在至少1层中包含重氢原 子,或具有第二2层膜,该第一2层膜是氮化硅膜和氧化氮化硅膜的2层膜,在至少1层中包含重氢原子。

【技术特征摘要】
JP 2000-9-1 265228/001.一种半导体装置,具备至少一种MOSFET,该MOSFET具有设置在半导体衬底的主表面上的栅绝缘膜和设置在上述栅绝缘膜上的栅电极,其特征在于上述栅绝缘膜具有第一2层膜,该第一2层膜是氧化硅膜和氧化氮化硅膜的2层膜,在至少1层中包含重氢原子,或具有第二2层膜,该第一2层膜是氮化硅膜和氧化氮化硅膜的2层膜,在至少1层中包含重氢原子。2.如权利要求1中所述的半导体装置,其特征在于上述第一2层膜具有在氧化硅膜上层叠了氧化氮化硅膜的结构,上述第二2层膜具有在氧化氮化硅膜上层叠了氮化硅膜的结构。3.如权利要求2中所述的半导体装置,其特征在于上述第一2层膜的上述氧化氮化硅膜的厚度比上述氧化硅膜的厚度厚。4.如权利要求2中所述的半导体装置,其特征在于上述第二2层膜的上述氧化氮化硅膜的厚度比上述氮化硅膜的厚度厚。5.如权利要求2中所述的半导体装置,其特征在于上述第一和第二2层膜在各自的第1层和第2层中包含重氢原子。6.如权利要求1中所述的半导体装置,其特征在于上述半导体装置具有被供给的最大施加电压各自不同的多个功能块,上述至少一种MOSFET是上述栅绝缘膜的厚度不同的多种MOSFET之一,根据上述栅绝缘膜的厚度,分别在上述多个功能块中设置上述多种MOSFET,以便耐受上述最大施加电压。7.如权利要求1中所述的半导体装置,其特征在于上述至少一种MOSFET还具有上述栅绝缘膜与上述栅电极的层叠体、部分地覆盖该层叠体的侧面外方的上述半导体衬底的上述...

【专利技术属性】
技术研发人员:国清辰也
申请(专利权)人:三菱电机株式会社
类型:发明
国别省市:JP[日本]

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