适用于多电源供应集成电路的闩锁保护电路制造技术

一种闩锁保护电路，与ＣＭＯＳ电路同于半导体基底，ＣＭＯＳ电路由第一电源供应线与第二电源供应线供第一电压与第二电压。闩锁保护电路包括：第一型井区、第一型扩散区、第一第二型扩散区、及第二第二型扩散区。第一型井区设于半导体基底与之形成结。第一型扩散区连接第一电源供应线。第一第二型扩散区用以连接第二电源供应线，且与该结间成一第一间距。第二第二型扩散区连接地电位，与第一第二型扩散区相隔为第二间距，此第二间距是小于第一间距。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于集成电路技术，特别是有关于一种适用于多电源供应集成电路的闩锁保护电路，以防止多电源间非同时激活所导致的闩锁(latch up)效应。由于不同世代的集成电路(Integrated Circuit)对于电压的需求不尽相同，但就支持多种用途及兼容性的前提下，单一集成电路晶方(chip)可能会具备有多电源供应的型态。譬如一集成电路的输入/输出驱动电路采用5V电压，而诸如记忆单元、感测放大器等内部电路(internal circuit)则采用3.3V电压等。请参照附图说明图1，所示即现有多电源供应集成电路内一CMOS电路制于一半导体基底10的剖面示意图；假若半导体基底10是一p型基底，则尚可设置一n型井区20于其内。此CMOS电路包含一pMOS晶体管与一nMOS晶体管。nMOS晶体管是由p型基底10内互为相隔的n+型掺杂区12D、12S及其上方的栅极14共同组成。pMOS晶体管则是由n型井区20内互为相隔的p+型掺杂区22D、22S与栅极24所构成。通常，n型井区20是由VDDH电源供应线(power rail)提供偏压，即如图1所示，n型井区20经由n+型接触区26耦接至VDDH电源供应线。而p型基底10经p+接触区16连接至VSS电源供应线，此VSS电源供应线通常呈接地电位GND。若前述CMOS电路是由具较低电压的VDDL电源供应线所驱动，则以pMOS晶体管的源极22S是连接至VDDL电源供应线，而得以确保源极22S与n型井区20间呈逆向偏压。然而，在多电源供应过程(power-on_sequence)中，并无法确保各电源电压均可同步供应至CMOS电路。即如图2所示的情况，以5V/3.3V为例，当VDDL电源供应线将3.3V电压先供至CMOS电路，而VDDH电源供应线在随后才到达5V的电压预定值，其间产生的时间差T内，因VDDL电源供应线已将3.3V电压提供予p+型掺杂区22S，而n型井区20仍维持在比3.3V电压更低的电压状态下，令p+型扩散区22S与n型井区20间呈顺向偏压，导致大量电流流经n型井区20即至n+型接触区26，进而触发p+型掺杂区22S、n型井区20、p型基底10、以及n+型掺杂区12S所建构的侧向半导体控整流器(lateralsemiconductor controlled rectifier)导通，致使CMOS电路发生闩锁效应(latch-up)。以往，为降低多电源供应间不同步所引发的顺向偏压电流，多以设置护环(guard ring)的方式，期能将此电流予以吸收。但前述因多电源供应不同步所引发的顺向偏压现象，不仅发生在单一CMOS电路处，任何接受此多电源电压的电路，均可能因顺向偏压引发闩锁效应。换句话说，若欲免于闩锁现象，必须针对每一CMOS电路设置个别的护环，然其所需占用的庞大面积将是集成电路设计上的大忌。另一方面，虽有如美国专利第4,871,927号提出以MOS场效晶体管架构来防制CMOS电路内部的闩锁效应，唯其掺杂区与井区间的p/n结的顺向导通，仍可能会触发CMOS电路发生闩锁效应因此，本专利技术的一目的，在于提供一种适用于具有多电源供应的集成电路内，藉以防止多电源间非同时激活所导致的闩锁效应。本专利技术的目的可以通过以下措施来达到一种适用于多电源供应集成电路的闩锁保护电路，与一CMOS电路同设置于一半导体基底内，该CMOS电路是分别经由该第一电源供应线与该第二电源供应线提供第一电压与第二电压；该闩锁保护电路包括一第一型井区，设置于该半导体基底内，成一结介于其间；一第一型扩散区，用以连接该第一电源供应线，是设置于该第一型井区内；一第一第二型扩散区，用以连接该第二电源供应线，是设置于该第一型井区内，与该结间成一第一间距；以及一第二第二型扩散区，设置于该第一型井区内连接至一第三电源供应线，与该第一第二型扩散区相隔小于该第一间距的一第二间距；当于电路操作时，该第一电压与该第二电压分别经由该第一电源供应线与该第二电源供应线，使该第一型扩散区与该第一第二型扩散区间成逆向偏压；当于电源供应过程中，若该第一电源供应线的电位介于该第二电源供应线电位与该第三电源供应线电位间的范围时，则于该第一第二型扩散区与该第二第二型扩散区之间导通一电流，减少该第一电源供应线与该第二电源供应线间的电位差。一种适用于多电源供应集成电路的闩锁保护电路，与一CMOS电路同设置于一第一型半导体基底内，该CMOS电路是分别经由该第一电源供应线与该第二电源供应线提供第一电压与第二电压；该闩锁保护电路包括一第一型扩散区，用以连接该第一电源供应线，是设置于该基底内；一第一第二型扩散区，用以连接该第二电源供应线，是设置于该基底内；以及一第二第二型扩散区，设置于该基底内连接至一第三电源供应线；当于电路操作时，该第一电压与该第二电压分别经由该第一电源供应线与该第二电源供应线，使该第一型扩散区与该第一第二型扩散区间成逆向偏压；当于电源供应过程中，若该第一电源供应线的电位介于该第二电源供应线电位与该第三电源供应线电位间的范围时，则于该第一第二型扩散区与该第二第二型扩散区之间导通一电流，减少该第一电源供应线与该第二电源供应线间的电位差。本专利技术相比现有技术具有如下优点为获致上述目的，本专利技术可利用提供一种闩锁保护电路来完成。此闩锁保护电路是与一CMOS电路同设置于一半导体基底内，CMOS电路是分别经由第一电源供应线与第二电源供应线提供第一电压与第二电压。此闩锁保护电路包括第一型井区、第一型扩散区、第一第二型扩散区、以及第二第二型扩散区。第一型井区设置于半导体基底内，成一结介于其间。第一型扩散区用以连接第一电源供应线，是设置于第一型井区内。第一第二型扩散区用以连接第二电源供应线，是设置于第一型井区内，与该结间成一第一间距。第二第二型扩散区设置于第一型井区内连接至一第三电源供应线，与第一第二型扩散区相隔小于第一间距的一第二间距。其中，第三电源供应线可以是VSS电源线、接地电源线、或其它电位的电源线等等。据此，当于电路操作时，第一电压与第二电压分别经由第一电源供应线与第二电源供应线，使第一型扩散区与第一第二型扩散区间成逆向偏压。当于电源供应过程中，若第一电源供应线的电位介于第二电源供应线电位与第三电源供应线的电位间范围时，则该第一及第二第二型扩散区及该第一型井区形成双极型操作(bipolar action)，而于第一第二型扩散区与第二第二型扩散区之间导通一大电流，以减少第一电源供应线与第二电源供应线间的电位差。因此，可防止多电源间非同时激活时，在CMOS电路内引发闩锁效应。为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下图1所示为一现有CMOS集成电路制于一半导体基底的剖面示意图；图2绘示二电源供应电压的时间关系图；图3为根据本专利技术第一实施例的闩锁保护电路制于半导体基底的剖面示意图；图4为图3电路布局的一例；图5为图3电路布局的另一例；图6为根据本专利技术第二实施例的闩锁保护电路制于半导体基底的剖面示意图；图7为根据本专利技术第三实施例的闩锁保护电路制于半导体基底的剖面示意图；图8为根据本专利技术第四实施例的闩锁保护电路制于半导体基底的剖面示意图；以及图9~11为根据本专利技术第五实本文档来自技高网...

【技术保护点】
一种适用于多电源供应集成电路的闩锁保护电路，与一ＣＭＯＳ电路同设置于一半导体基底内，该ＣＭＯＳ电路是分别经由该第一电源供应线与该第二电源供应线提供第一电压与第二电压；其特征是：该闩锁保护电路包括：一第一型井区，设置于该半导体基底内，成一 结介于其间；一第一型扩散区，用以连接该第一电源供应线，设置于该第一型井区内；一第一第二型扩散区，用以连接该第二电源供应线，设置于该第一型井区内，与该结间成一第一间距；以及一第二第二型扩散区，设置于该第一型井区内连接至一第三电源供 应线，与该第一第二型扩散区相隔小于该第一间距的一第二间距；当于电路操作时，该第一电压与该第二电压分别经由该第一电源供应线与该第二电源供应线，使该第一型扩散区与该第一第二型扩散区间成逆向偏压；当于电源供应过程中，若该第一电源供应线的电位介 于该第二电源供应线电位与该第三电源供应线电位间的范围时，则于该第一第二型扩散区与该第二第二型扩散区之间导通一电流，减少该第一电源供应线与该第二电源供应线间的电位差。

【技术特征摘要】
1.一种适用于多电源供应集成电路的闩锁保护电路，与一CMOS电路同设置于一半导体基底内，该CMOS电路是分别经由该第一电源供应线与该第二电源供应线提供第一电压与第二电压；其特征是该闩锁保护电路包括一第一型井区，设置于该半导体基底内，成一结介于其间；一第一型扩散区，用以连接该第一电源供应线，设置于该第一型井区内；一第一第二型扩散区，用以连接该第二电源供应线，设置于该第一型井区内，与该结间成一第一间距；以及一第二第二型扩散区，设置于该第一型井区内连接至一第三电源供应线，与该第一第二型扩散区相隔小于该第一间距的一第二间距；当于电路操作时，该第一电压与该第二电压分别经由该第一电源供应线与该第二电源供应线，使该第一型扩散区与该第一第二型扩散区间成逆向偏压；当于电源供应过程中，若该第一电源供应线的电位介于该第二电源供应线电位与该第三电源供应线电位间的范围时，则于该第一第二型扩散区与该第二第二型扩散区之间导通一电流，减少该第一电源供应线与该第二电源供应线间的电位差。2.如权利要求1所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第三电源供应线为一接地电源供应线。3.如权利要求1所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第一第二型扩散区是介于该第一型扩散区和该第二第二型扩散区之间。4.如权利要求3所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第一第二型扩散区是呈多个带状。5.如权利要求4所述的适用于多电源供应集成电路的闩锁保护电路，其特征是这些带状扩散区是对称于该第一型扩散区。6.如权利要求3所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第一第二型扩散区是呈环状。7.如权利要求6所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第一第二型扩散区是对称地环绕该第一型扩散区。8.如权利要求1所述的适用于多电源供应集成电路的闩锁保护电路，其特征是尚包括一第二型护环，形成于该半导体基底内，介于该第一型井区与该CMOS电路之间。9.如权利要求1所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第一型是n型，该第二型是p型。10.如权利要求9所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第二电压提供正电位。11.如权利要求1所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第一型是p型，该第二型是n型。12.如权利要求11所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第二电压提供负电位。13.如权利要求1所述的适用于多电源供应集成电路的闩锁保护电路，其特征是X＜0.6Y；其中，X为该第二间距，Y为该第一间距。14.如权利要求1所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该第二间距约略等于设计规范的最小特征尺寸。15.如权利要求14所述的适用于多电源供应集成电路的闩锁保护电路，其特征是X≤2L其中，X为该第二间距，L为设计规范的最小特征尺寸。16.如权利要求1所述的适用于多电源供应集成电路的闩锁保护电路，其特征是尚包括另一第一型扩散区，设置于该第一型井区内，耦接至该CMOS电路的一接触区。17.如权利要求16所述的适用于多电源供应集成电路的闩锁保护电路，其特征是尚包括一限流组件，连接于该另一第一型扩散区和该接触区之间。18.如权利要求17所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该限流组件是一电阻器。19.如权利要求17所述的适用于多电源供应集成电路的闩锁保护电路，其特征是该限流组件是一MOSFET组件。20.如权利要求1所述的适用于多电源供应集成电路的闩锁保护电路，其特征是尚包括一晶体管，以一源/漏极连接该第一电源供应线、以另一源/漏极耦接该CMOS电路的一接触区。21.如权利要求20...

【专利技术属性】
技术研发人员：林锡聪，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]