嵌入式存储器的接触插塞的制作方法技术

本发明专利技术提供一种嵌入式存储器的接触插塞的制作方法，该方法是先提供一定义有一存储阵列区及一周边电路区的半导体晶片，然后于该存储阵列区上形成复数个栅极以及轻掺杂漏极；接着于该半导体晶片表面依序形成一氮硅层以及一第二介电层，并于该存储阵列区上方的第二介电层中形成各该接触插塞；随后去除该周边电路区上方的该第二介电层以及该氮硅层，并利用一黄光暨蚀刻制程、离子布植以及沉积等制程，以于该周边电路区上形成各该栅极、轻掺杂漏极以及侧壁子；最后于该周边电路区中的各该栅极周围形成一源极与漏极，并进行一自行对准金属硅化物制程，以于各该接触插塞顶面、该周边电路区中的各该栅极的顶面以及各该源极与各该漏极表面形成一金属硅化物层。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体的制造工艺，尤其是一种制作嵌入式存储器(embedded memory)的接触插塞(contact plug)的方法。请参考附图说明图1至图8，图1至图8为习知于一半导体晶片10上制作一嵌入式存储器的转接介层与带接触的方法示意图。如图1所示，半导体晶片10的硅基底16表面已定义有一存储阵列区12以及一周边电路区14，且存储阵列区12中包含有至少一单胞井(cell-well)18，而周边电路区14中包含有至少一N型井(N-well)20以及至少一P型井(P-well)22。习知方法是先同时于存储阵列区12以及周边电路区14上分别形成复数个栅极24、26、28，且各栅极24、26、28周围均设有一侧壁子30以及一轻掺杂漏极(lightly doped drain，LDD)32，而栅极26、28周围则另形成有一源极34与漏极36，并相绝缘以一浅沟隔离(STI)15。接着如图2所示，于半导体晶片10表面形成一介电层38，例如一二氧化硅层。然后再利用一黄光制程于介电层38表面定义数个浅金属连接区(metal connection region)40的图案，如图3所示。随后利用另一黄光制程于介电层38中定义第一44、第二42、及第三接触窗(contactwindow)46，如图4所示。其中第一接触窗44是用来连接电容(capacitor)，第二接触窗42是用来连接位元线(bit line)，即为转接介层(landing via)。第三连接窗46是周边电路区14的带接触(strip contact)中连接源极或漏极的部分。第一44、第二42与第三46接触窗的深度相同，因此三者位于同一水平面。如图5所示，接着利用一黄光制程于介电层38中形成第四接触窗48。第四接触窗48是周边电路区14的带接触中用来连接栅极的部分，因为其深度较浅，所以与第一44、第二42和第三接触窗46位于不同水平面，且第三与第四接触窗分别连接不同晶体管的栅极与源极或漏极，因此两者位于不同垂直剖面上。然后如图6所示，于硅基底16上依序形成一障碍层50和一介电层52，其中障碍层50和介电层52可分别由氮钛层以及氧化钽层所构成。随后如图7所示，利用一光阻层(未显示)作为罩幕来蚀刻介电层52，使得介电层52仅残留于第二接触窗42与其金属连接区40中。如图8所示，于硅基底16表面沉积一金属层54，并使得金属层54填入各接触窗42、44、46、48与金属连接区40中，最后再利用介电层38作为蚀刻停止层来对金属层54进行一平坦化制程。然而，在上述所揭露的习知制作嵌入式存储器的区域内连线的方法中，是先于存储阵列区以及周边电路区完成各栅极的制作后，再分别形成各转接介层与区域内连线，因此习知制程步骤较为复杂亦较耗费成本。此外，各转接介层与区域内连线中仅填入一导电层作为导电物质，因此接触电阻较高且导电性较差。本专利技术的方法是先于一定义有一存储阵列(memory array)区及一周边电路(periphery circuits)区的半导体晶片表面形成一第一介电层以及一未掺杂多晶硅(undoped polysilicon)层，然后使该存储阵列区上方的该未掺杂多晶硅层形成为一掺杂多晶硅层，接着于该半导体晶片表面依序形成一保护层以及一第一光阻层以于该存储阵列区上依序形成复数个栅极(gate)以及轻掺杂漏极(LDD)。于该半导体晶片表面依序形成一氮硅层、一第二介电层以及一第二光阻层，然后于该第二介电层中形成复数个接触插塞洞(contact plug hole)并于各该接触插塞洞中填满一多晶硅层，以于该存储阵列区上方形成各该接触插塞。接着去除该周边电路区上方的该第二介电层、该氮硅层以及该保护层，并于该周边电路区上形成各该栅极。最后于该周边电路区中的各该栅极周围及侧壁分别形成一轻掺杂漏极(LDD)以及侧壁子(spacer)，然后于该周边电路区中的各该栅极周围形成一源极(source)与漏极(drain)以及进行一自行对准金属硅化物(self-aligned silicide，salicide)制程，以于各该接触插塞顶面、该周边电路区中的各该栅极的顶面以及各该源极与各该漏极表面形成一金属硅化物(silicide)层。其中，形成于各该接触插塞顶面的金属硅化物层用来降低各该接触插塞的接触电阻。本专利技术的嵌入式存储器的接触插塞制作方法，整合了嵌入式存储器中存储阵列区与周边电路区的栅极与接触插塞的制作。而且，本专利技术于各接触插塞顶面以及周边电路区中的各栅极的顶面以及各源极与各漏极表面同时形成一金属硅化物(silicide)层，因此可以降低其电阻值，进而增进其电性表现。图1至图8为习知制作嵌入式存储器的接触插塞的方法示意图；图9至图19为本专利技术制作嵌入式存储器的接触插塞的方法示意图。图示的符号说明10、60半导体晶片12、62存储阵列区14、64周边电路区16、72硅基底18、66单胞井20、68N型井22、70P型井 30、106侧壁子24、26、28、86、104栅极32、88轻掺杂漏极40金属连接区34、108源极 36、110漏极38、52、74、92介电层42第一接触窗44第二接触窗46第三接触窗48第三接触窗50障碍层76未掺杂多晶硅层78罩幕层80掺杂多晶硅层82保护层84、94、102光阻层90氮硅层96接触插塞洞98多晶硅层 112自动对准硅化物层100接触插塞具体实施方式请参考图9至图19，图9至图19为本专利技术于一半导体晶片60上制作嵌入式存储器(embedded memory)的接触插塞(contact plug)的方法。如图9所示，半导体晶片60的硅基底(silicon substrate)72表面已定义有一存储阵列区(memory array area)62以及一周边电路区(peripherycircuits region)64，且存储阵列区62中包含有一单胞井66，而周边电路区64中包含有一N型井68以及一P型井70，各区域以数个浅沟隔离61分隔。本专利技术方法是先于半导体晶片60表面依序形成一介电层74以及一未掺杂多晶硅(undoped polysilicon)层76。介电层74由二氧化硅(silicondioxide，SiO2)所构成，用来作为各栅极的栅极氧化层。然后如图10所示，在周边电路区64上方形成一罩幕层78，并对存储阵列区62上方的未掺杂多晶硅层76进行一离子布植制程，以使存储阵列区62上方的未掺杂多晶硅层76形成为一掺杂多晶硅层80。如图11所示，在去除周边电路区64上方的罩幕层78之后，接着于半导体晶片60表面依序形成一保护层82以及一光阻层84。保护层82由一氮硅化合物所构成，且保护层82底部另生成有一氮氧化硅(silicon-oxy-nitride，SiOxNy)层(未显示)，用来做为一抗反射层(anti-reflectioncoating，ARC)。接着进行一黄光制程，以于存储阵列区62上方的光阻层84中定义出复数个栅极86的图案，随后利用光阻层84的图案当作硬罩幕，以蚀刻存储阵列区62上方的保护层82以及掺杂多晶硅层80，直至介电层表面74，以于存储阵列区62上形成各栅极86，如图12所示。然后如图13所示，在本文档来自技高网...

【技术保护点】
一种嵌入式存储器的接触插塞的制作方法，其特征是：该制作方法包含有下列步骤： 提供一半导体晶片，且该半导体晶片的硅基底表面已定义有一存储阵列区以及一周边电路区； 于该半导体晶片表面依序形成一第一介电层以及一未掺杂多晶硅层； 对该存储阵列区上方的该未掺杂多晶硅层进行一第一离子布植制程，以使该存储阵列区上方的该未掺杂多晶硅层形成为一掺杂多晶硅层； 于该半导体晶片表面依序形成一保护层以及一第一光阻层； 进行一第一黄光制程，以于该存储阵列区上方的该第一光阻层中定义出复数个栅极的图案； 利用该第一光阻层的图案当作硬罩幕，以蚀刻该存储阵列区上方的该保护层以及该掺杂多晶硅层，直至该第一介电层表面，以于该存储阵列区上形成各该栅极； 去除该第一光阻层； 进行一第一离子布植制程，以于该存储阵列区中的各该栅极周围形成一轻掺杂漏极（ＬＤＤ）； 于该半导体晶片表面依序形成一氮硅层、一第二介电层以及一第二光阻层； 进行一第二黄光制程，以于该存储阵列区上方的该第二光阻层中定义出复数个接触插塞的图案； 利用该第二光阻层的图案当作硬罩幕，蚀刻该存储阵列区上方的该第二介电层、该氮硅层以及该第一介电层，直至该硅基底表面，以于该第二介电层中形成复数个接触插塞洞； 去除该第二光阻层； 于各该接触插塞洞中填满一多晶硅层，以于该存储阵列区上方形成各该接触插塞； 去除该周边电路区上方的该第二介电层、该氮硅层以及该保护层； 于该半导体晶片表面形成一第三光阻层； 进行一第三黄光制程，以于该周边电路区上方的该第三光阻层中定义出复数个栅极的图案； 利用该第三光阻层的图案当作硬罩幕，蚀刻该周边电路区上方的该未掺杂多晶硅层直至该第一介电层表面，以于该周边电路区上形成各该栅极； 去除该第三光阻层； 于该周边电路区中的各该栅极周围及侧壁分别形成一轻掺杂漏极以及侧壁子； 于该周边电路区中的各该栅极周围形成一源极与漏极；以及 进行一自行对准金属硅化物制程，以于各该接触插塞顶面、该周边电路区中的各该栅极的顶面以及各该源极与各该漏极表面形成一金属硅化物层。...

【技术特征摘要】
US 2001-6-21 09/885,0491.一种嵌入式存储器的接触插塞的制作方法，其特征是该制作方法包含有下列步骤提供一半导体晶片，且该半导体晶片的硅基底表面已定义有一存储阵列区以及一周边电路区；于该半导体晶片表面依序形成一第一介电层以及一未掺杂多晶硅层；对该存储阵列区上方的该未掺杂多晶硅层进行一第一离子布植制程，以使该存储阵列区上方的该未掺杂多晶硅层形成为一掺杂多晶硅层；于该半导体晶片表面依序形成一保护层以及一第一光阻层；进行一第一黄光制程，以于该存储阵列区上方的该第一光阻层中定义出复数个栅极的图案；利用该第一光阻层的图案当作硬罩幕，以蚀刻该存储阵列区上方的该保护层以及该掺杂多晶硅层，直至该第一介电层表面，以于该存储阵列区上形成各该栅极；去除该第一光阻层；进行一第一离子布植制程，以于该存储阵列区中的各该栅极周围形成一轻掺杂漏极(LDD)；于该半导体晶片表面依序形成一氮硅层、一第二介电层以及一第二光阻层；进行一第二黄光制程，以于该存储阵列区上方的该第二光阻层中定义出复数个接触插塞的图案；利用该第二光阻层的图案当作硬罩幕，蚀刻该存储阵列区上方的该第二介电层、该氮硅层以及该第一介电层，直至该硅基底表面，以于该第二介电层中形成复数个接触插塞洞；去除该第二光阻层；于各该接触插塞洞中填满一多晶硅层，以于该存储阵列区上方形成各该接触插塞；去除该周边电路区上方的该第二介电层、该氮硅层以及该保护层；于该半导体晶片表面形成一第三光阻层；进行一第三黄光制程，以于该周边电路区上方的该第三光阻层中定义出复数个栅极的图案；利用该第三光阻层的图案当作硬罩幕，蚀刻该周边电路区上方的该未掺杂多晶硅层直至该第一介电层表面，以于该周边电路区上形成各该栅极；去除该第三光阻层；于该周边电路区中的各该栅极周围及侧壁分别形成一轻掺杂漏极以及侧壁子；于该周边电路区中的各该栅极周围形成一源极与漏极；以及进行一自行对准金属硅化物制程，以于各该接触插塞顶面、该周边电路区中的各该栅极的顶面以及各该源极与各该漏极表面形成一金属硅化物层。2.如权利要求1所述的制作方法，其特征是该第一介电层由二氧化硅所构成，用来作为各该栅极的栅极氧化层。3.如权利要求1所述的制作方法，其特征是该保护层由一氮硅化合物所构成，且该保护层底部另生成有一氮氧化硅层，用来做为一抗反射层。4.如权利要求1所述的制作方法，其特征是在该半导体晶片表面形成该第三光阻层之前，另可先于该半导体晶片表面形成一氮氧化硅层当作抗反射层。5.如权利要求4所述的制作方法，其特征是在去除该第三光阻层之后，亦须去除形成于该第三光阻层下方的该氮氧化硅层。6.如权利要求1所述的制作方法，其特征是该自行对准金属硅化物制程另包含有下列步骤于该半导体晶片表面形成一金属层，且该金属层覆盖于该存储阵列区上的各该接触插塞以及该周边电路区上的各该源极、漏极以及栅极表面；进行一第一快速热处理制程；去除于该半导体晶片表面未反应的该金属层；以及进行一第二快速热处理制程。7.如权利要求6所述的制作方法，其特征是该金属层由钴、钛、镍或钼所构成。8.如权利要求1所述的制作方法，其特征是各该接触插塞用来作为该嵌入式存储器的位元线接触以及接触电极...

【专利技术属性】
技术研发人员：简山杰，郭建利，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]