在半导体器件中形成着落塞接触的方法技术

本发明专利技术揭露一种用以在半导体器件中形成着落塞接触之方法。该方法包含步骤：形成多个栅结构于基板上，每个栅结构包含栅硬掩模；形成层间绝缘层于栅结构之上；平面化该层间绝缘层，直至栅硬掩模被曝露；形成蚀刻障碍层于层间绝缘层上；通过使用该蚀刻障碍层作为蚀刻障碍来蚀刻层间绝缘层之预定部分以形成多个接触孔；形成导电层，直至该导电层填充接触孔；通过第一回蚀制程去除在导电层形成期间所生成之表面粗糙度；以及通过第二回蚀制程平面化该导电层，直至栅硬掩模被曝露。

【技术实现步骤摘要】

本专利技术关于一种用于制造半导体器件的方法；且更具体而言，关于一种用以在半导体器件中形成着落塞接触(landing plug contact)的方法。
技术介绍
当半导体器件已高度集成时，半导体器件之器件元件应在有限区域内被形成。因此，器件元件如晶体管与电容器之尺寸亦已被缩小。特别是，在半导体存储器件如动态随机存取存储器件(DRAM)中，此减小设计法则造成单元区(cell region)中所形成之电路之线宽缩减至0.1μm以下，甚至需要线宽低于70nm。第1图为一顶视图，其示出着落塞接触(Landing Plug Contact，LPC)掩模之布局。第2A与2B图为剖面图，其例示一种用以形成LPC之常规方法。特别地，这些剖面图系沿第1图所示之A-A’所取而得到。参考第1，2A与2B图，LPC形成方法将被详细描述。参考第2A图，多个栅结构G被形成于基板11上，且接着，蚀刻停止层16被形成于栅结构G之上。其后，层间绝缘层17被形成于蚀刻停止层16上。栅结构G之每个包含栅氧化物层12、栅多晶硅层13、栅钨硅化物(tungsten silicide)层14与栅硬掩模层15。在此，蚀刻停止层16与栅硬掩模层15为氮化物基层。接着，层间绝缘层17经历化学机械抛光(CMP)制程，其被执行直至栅硬掩模层15被曝露。此时，CMP制程利用对氮化物具有高选择性的预定浆(slurry)。用以使用在硬掩模中之多晶硅层18接着被形成于经平面化的层间绝缘层17上。其次，光刻制程通过使用LPC掩模19被执行于多晶硅层18上，且当设置于LPC区之层间绝缘层17被选择性地蚀刻时，此图案化多晶硅层18被用作蚀刻障碍。经由对层间绝缘层17之该选择性蚀刻，用于LPC之多个接触孔20被形成。其后，LPC掩模19被去除，且未掺杂硅酸盐玻璃(USG)层21被形成于上述得到之基板结构之整体表面上。在此，USG层21起到缓冲氧化物层的作用，用以当蚀刻停止层16被去除时避免氮化物基栅硬掩模层15被损坏。在USG层21上执行回蚀制程，使得USG层21剩余在接触孔20内。参考第2B图，虽然未例示，另一个多晶硅层被形成于上述得到之基板结构之上，直至被填入接触孔20中，且CMP制程通过使用氮化物基栅硬掩模层15作为蚀刻停止层被再次执行。在CMP制程后，多个LPC22被形成。然而，上述常规方法有一问题，即因在用以形成LPC22之CMP制程中氮化物基栅硬掩模层15与所述另一个多晶硅层之间蚀刻速率与抛光速率之差异而产生氮化物基栅硬掩模层15与各个LPC22之间之高度差。就是说，在CMP制程中，用以形成LPC22之多晶硅层之蚀刻速率与抛光速率在化学上和机械上高于氮化物基栅硬掩模层15之蚀刻速率与抛光速率。因此，用于LPC22之多晶硅层被抛光得比栅硬掩模层15快，从而导致栅硬掩模层15与各个LPC22之间近似300的高度差。参考编号23标示此高度差，其通常被称为碟化(dishing)。而且，此高度差可造成栅硬掩模层15增加曝露，这是在用于形成随后的位线接触孔的自对准接触(SAC)蚀刻制程期间减小SAC裕量的一个因素。
技术实现思路
因此，本专利技术之目的为提供一种用于在半导体器件中形成着落塞接触之方法，其能够防止着落塞接触材料与栅硬掩模之间的高度差的产生。依据本专利技术之一方面，提供一种用于在半导体器件中形成着落塞接触之方法，包含步骤形成多个栅结构于基板上，每个栅结构包含栅硬掩模；形成层间绝缘层于栅结构之上；平面化该层间绝缘层直至栅硬掩模被曝露；形成蚀刻障碍层于层间绝缘层上；通过使用该蚀刻障碍层作为蚀刻障碍来蚀刻层间绝缘层之预定部分，以形成多个接触孔；形成导电层，直至该导电层填充接触孔；通过第一回蚀制程去除在导电层形成期间所生成之表面粗糙度；以及通过第二回蚀制程平面化该导电层，直至栅硬掩模被曝露。依据本专利技术之另一方面，提供一种用于在半导体器件中形成着落塞接触之方法，包含步骤形成多个栅结构于基板上，每个栅结构包含栅硬掩模；形成层间绝缘于栅结构之上；平面化该层间绝缘层直至栅硬掩模被曝露；形成蚀刻障碍层于该层间绝缘层上；通过使用该蚀刻障碍层作为蚀刻障碍，蚀刻层间绝缘层之预定部分以形成多个接触孔；形成用以形成该着落塞接触的多晶硅层，直至该多晶硅层填充接触孔；通过第一回蚀制程去除在多晶硅层形成期间所生成之表面粗糙度；以及通过第二回蚀制程平面化该多晶硅层直至栅硬掩模被曝露。附图说明参照结合附图给出的对优选实施例之以下描述，本专利技术之以上与其它目的和特征将变得更易了解，在附图中第1图为一顶视图，示出常规着落塞接触掩模之布局；第2A与2B图为剖面图，例示一种通过使用第1图所示之着落塞接触掩模以形成着落塞接触之常规方法；并且第3A至3D图为剖面图，例示依据本专利技术之优选实施例之用以形成着落塞接触之方法。具体实施例方式依据本专利技术之优选实施例的用于在半导体器件中形成着落塞接触之方法将参考附图被详细描述。第3A至3D图为剖面图，例示依据本专利技术之优选实施例之用以形成着落塞接触(LPC)之方法。参考第3A图，多个栅结构G被形成于基板31上。在此，栅结构G经由依次堆叠氧化物基栅绝缘层32，栅多晶硅层33，栅钨硅化物层34与氮化物基栅硬掩模层35被得到，且接着在其上执行栅图案化制程。接下来，氮化物基蚀刻停止层36与层间绝缘层37被依次形成于栅结构G之上。接着，化学机械抛光(CMP)制程被执行于层间绝缘层37上，直至栅硬掩模层35被曝露。此时，CMP制程利用对氮化物具有高选择性之预定浆。特别地，此等CMP制程通常被称为层间电介质(ILD)CMP制程。在CMP制程之后，用在硬掩模中之第一多晶硅层38被形成于经平面化的层间绝缘层37上。使用着落塞接触(LPC)掩模39之光刻制程被执行，以将第一多晶硅层38图案化为处于LPC掩模39之形状，且通过使用经图案化的第一多晶硅层38作为蚀刻障碍来选择性地蚀刻设置于LPC区之层间绝缘层37的一部分。由对层间绝缘层37之此选择性蚀刻，用于LPC中之多个接触孔40被形成。如上所述，在经图案化的第一多晶硅层38被用作蚀刻障碍之情况下，用以形成多个接触孔40之上述选择性蚀刻可在LPC掩模39被剥除后被执行。就是说，经图案化的第一多晶硅层38在选择性蚀刻制程中用作蚀刻障碍层。虽然该优选实施例示出接触孔形成制程在应用第一多晶硅层38之直接多晶硅硬掩模(DPH)模式下被执行以形成接触孔40，此等直接氮化物硬掩模(DNH)模式或直接光阻(DP)模式仍可适用于形成接触孔40。在此，DNH模式利用在硬掩模中使用的氮化物作为蚀刻障碍层而非用在硬掩模中之多晶硅。而且，依据DP模式，光阻被单独用于蚀刻制程而不使用硬掩模。在选择性蚀刻制程后，缓冲氧化物层41被形成于以上得到之基板结构之上，以在蚀刻停止层36被蚀刻时防止栅硬掩模层35被损坏。在此，未掺杂硅酸盐玻璃(USG)是用于缓冲氧化物层41的一种例示性材料。回蚀制程接着被执行于缓冲氧化物层41上。经由此回蚀制程，缓冲氧化物层41剩余在接触孔40之内侧壁上，使得缓冲氧化物层41覆盖栅硬掩模层35之上横向部分。其后，通过回蚀制程曝露于每个接触孔40底部之蚀刻停止层36被蚀刻掉，由此断开接触孔40。参考第3B图，第二多晶硅层42被形成，直至被填入接触本文档来自技高网...

【技术保护点】
一种用以在半导体器件中形成着落塞接触的方法，包括步骤：形成多个栅结构于基板上，每个栅结构包含栅硬掩模；形成层间绝缘层于栅结构之上；平面化该层间绝缘层，直至栅硬掩模被曝露；形成蚀刻障碍层于该层间绝缘层上；　 　通过使用该蚀刻障碍层作为蚀刻障碍，蚀刻层间绝缘层之预定部分以形成多个接触孔；形成导电层，直至该导电层填充了接触孔；通过第一回蚀制程去除在导电层形成期间所生成之表面粗糙度；以及通过第二回蚀制程平面化该导电层，直至栅硬 掩模被曝露。

【技术特征摘要】
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【专利技术属性】
技术研发人员：崔益寿，黄琩渊，李洪求，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]