在半导体器件中形成着落塞接触的方法技术

本发明专利技术揭露一种用以在半导体器件中形成着落塞接触之方法。该方法包含步骤：形成多个栅结构于基板上，每个栅结构包含栅硬掩模；形成层间绝缘层于栅结构之上；平面化该层间绝缘层，直至栅硬掩模被曝露；形成蚀刻障碍层于层间绝缘层上；通过使用该蚀刻障碍层作为蚀刻障碍来蚀刻层间绝缘层之预定部分以形成多个接触孔；形成导电层，直至该导电层填充接触孔；通过第一回蚀制程去除在导电层形成期间所生成之表面粗糙度；以及通过第二回蚀制程平面化该导电层，直至栅硬掩模被曝露。

【技术实现步骤摘要】

本专利技术关于一种用于制造半导体器件的方法；且更具体而言，关于一种用以在半导体器件中形成着落塞接触(landing plug contact)的方法。
技术介绍
当半导体器件已高度集成时，半导体器件之器件元件应在有限区域内被形成。因此，器件元件如晶体管与电容器之尺寸亦已被缩小。特别是，在半导体存储器件如动态随机存取存储器件(DRAM)中，此减小设计法则造成单元区(cell region)中所形成之电路之线宽缩减至0.1μm以下，甚至需要线宽低于70nm。第1图为一顶视图，其示出着落塞接触(Landing Plug Contact，LPC)掩模之布局。第2A与2B图为剖面图，其例示一种用以形成LPC之常规方法。特别地，这些剖面图系沿第1图所示之A-A’所取而得到。参考第1，2A与2B图，LPC形成方法将被详细描述。参考第2A图，多个栅结构G被形成于基板11上，且接着，蚀刻停止层16被形成于栅结构G之上。其后，层间绝缘层17被形成于蚀刻停止层16上。栅结构G之每个包含栅氧化物层12、栅多晶硅层13、栅钨硅化物(tungsten silicide)层14与栅硬掩模层15。在此，蚀刻停止本文档来自技高网...

【技术保护点】
一种用以在半导体器件中形成着落塞接触的方法，包括步骤：形成多个栅结构于基板上，每个栅结构包含栅硬掩模；形成层间绝缘层于栅结构之上；平面化该层间绝缘层，直至栅硬掩模被曝露；形成蚀刻障碍层于该层间绝缘层上；　 　通过使用该蚀刻障碍层作为蚀刻障碍，蚀刻层间绝缘层之预定部分以形成多个接触孔；形成导电层，直至该导电层填充了接触孔；通过第一回蚀制程去除在导电层形成期间所生成之表面粗糙度；以及通过第二回蚀制程平面化该导电层，直至栅硬 掩模被曝露。

【技术特征摘要】
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【专利技术属性】
技术研发人员：崔益寿，黄琩渊，李洪求，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]