【技术实现步骤摘要】
本专利技术涉及半导体的制造技术，尤其是一种制作金氧半导体(MOS)晶体管的方法，特别是一种制作具有阶梯状轮廓的源极/漏极接合的金氧半导体晶体管的方法，以降低由于自行对准硅化物制程(self-alignment silicide，salicode)所产生的接面漏电流。请参考附图说明图1，图1为习知金氧半导体晶体管的示意图。如图1所示，一金氧半导体晶体管10包含有一基底12，一栅氧化层14位于基底12之上，一栅极16位于栅氧化层14之上，一源极18a与一漏极18b分别设于栅极16两侧的基底12内，以及一侧壁子20设于栅极16的两侧壁。此外，栅极16与源极18a/漏极18b上会设有接触插塞(contact plug)，以电连接金氧半导体晶体管10与其他金属导电层。一般在形成接触插塞之前，会先在栅极16与源极18a/漏极18b上形成金属硅化物(silicide)22、24，然后再形成接触插塞于金属硅化物22、24上，以降低栅极16与源极18a/漏极18b与接触插塞的接触电阻。由于集成电路的积集度需求日益提升，因此，晶体管的尺寸亦随之缩小，以增加单位面积内的晶体管数目...
【技术保护点】
【技术特征摘要】
1.一种制作金氧半导体(MOS)晶体管的方法，其特征是包含有提供一基底，其上具有一栅极；进行一第一离子植入制程，以于该栅极两侧的该基底内各形成一第一掺杂区；于该栅极的两侧壁上各形成一遮蔽层，且该遮蔽层包含一延伸部位于该栅极两侧的该基底表面；进行一第二离子植入制程，以于该第一掺杂区下方形成一第二掺杂区；蚀刻该遮蔽层，以形成一侧壁子；以及进行一第三离子植入制程，以于该第一掺杂区与该第二掺杂区间形成一第三掺杂区。2.如权利要求1所述的方法，其特征是形成该遮蔽层的方法包含有下列步骤沉积一氮硅层于该基底表面、该栅极之上与该栅极的两侧壁；沉积一氧化硅层于该氮硅层表面；进行一非等向性蚀刻制程，以去除部份的该氧化硅层与部份的该氮硅层；以及去除该氧化硅层。3.如权利要求1所述的方法，其特征是另包含有一自行对准硅化物制程，实施于该第三离子植入制程之后，用来形成一金属硅化物层。4.如权利要求3所述的方法，其特征是该第二掺杂区用来避免该金属硅化物层产生过大的漏电流。5.如权利要求1所述的方法，其特征是靠近该栅极的该第一掺杂区、该第二掺杂区以及该第三掺杂区呈一阶梯状轮廓。6.如权利要求1所述的方法，其特征是该第三掺杂区的掺质浓度约为该第一掺杂区的掺质浓度2～10倍，而该第三掺杂区的掺质浓度约为该第二掺杂区的掺质浓度10～100倍。7.如权利要求1所述的方法，其特征是该第三掺杂区的接合深度约为该第一掺杂区的接合深度2～3倍，而该第二掺杂区的接合深度约为该第三掺杂区的接合深度2～3倍。8.如权利要求1所述的方法，其特征是该第一掺杂区作为该金氧半导体晶体管的源极/漏极延伸。9.如权利要求1所述的方法，其特征是该第三掺杂区作为该金氧半导体晶体管的浅接合源极/漏极。10.如权利要求1所述的方法，其特征是该第二掺杂区位于该遮蔽层的延伸部下方的接合深度小于位于未被该遮蔽层覆盖区域的接合深度。11.如权利要求1所述的方法，其特征是该第一掺杂区、该第二掺杂区以及该第三掺杂区的掺质包含有砷原子或磷原子。12.如权利要求1所述的方法，其特征是该第一掺杂区、该第二掺杂区以及该第三掺杂区的掺质包含有氟...
【专利技术属性】
技术研发人员：高嘉宏，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：
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