本发明专利技术涉及一种在一半导体基体（１０）中制造ＤＭＯＳ晶体管的方法，该半导体基体（１０）具有一个沟槽形漂移区（２９，３０，３３），该漂移区包括一个源极侧的侧面区域（２９），一个沿横向延伸的底部区域（３０）和一个漏极侧的侧面区域（３３），本发明专利技术的特征是，通过至少一次从上部进行的掺杂剂的注入，在所述底部区域（３０）内产生一个沿横向（３６）分布的掺杂剂浓度梯度，所述注入仅涉及底部区域（３０）的一个局部区域（４０）。
【技术实现步骤摘要】
本专利技术涉及一种在一块半导体基体上制造DMOS晶体管的方法，具有一个沟槽形漂移区，该漂移区包括一个源极侧的侧面区域，一个沿横向延伸的底部区域和一个漏极侧的侧面区域。
技术介绍
这种方法已经公开在德国专利文献DE 10131705 A1中。DMOS晶体管相对于普通MOS晶体管(金属氧化物半导体晶体管)的区别是，在晶体管的控制栅极的边缘和漏区之间设置一个漂移区，即在该区域内，载流子只能在一个施加在区域的相对的两端的电场作用下运动。在一个横向的DMOS晶体管(LDMOS晶体管)中，所述漂移区沿横向延伸，位于控制栅极的边缘和沿横向隔开的漏区之间。DMOS晶体管主要应用于高压器件中，作用在晶体管的漏区和源区之间的电压，即所谓的漏极电压可大于100伏。在美国专利文献US 5 539 238中公开的DMOS晶体管被制成深沟道结构，其中的掺杂区与沟槽(沟)的侧壁和底面相连，该区域就是晶体管的所谓漂移区。通过沿沟槽侧壁部分垂直地构成漂移区，可减小晶体管的长度。该方法的缺点是，施加在沟槽结构边缘上的反向电压(Sperrspannung)会在电位曲线上呈现不均匀性，从而导致反向电压的不希望的减小。此外，漂移区的总长度不是减小了，而是仅在垂直和横向的部分上被分开。换句话说特征导通电阻Rsp＝Rdson/面积，并没有减小，但减小恰恰是所希望的。根据该方法，无论是掺杂不足的侧壁和特征导通电阻Rsp，还是晶体管的面积消耗都有所增加，这是人们不希望看到的。另外一种方法公开在欧洲专利文献EP 0 837 509 A1中。根据该文献，采用LOCOS氧化法在一个DMOS晶体管内制出自调节漂移区。其缺点是，对漂移区的掺杂是在氧化之前进行的，在氧化时扩散到氧化物中的掺杂剂的比例无法精确地确定。此外，氧化时产生的温度负荷会造成很宽的掺杂剂分布，使得掺杂剂的浓度具有很大的不精确性。另外，在氧化物的下面需要较大的硅层厚度，以通过所谓的“RESURF”效应提高反向电压，这是公知方法。缩写RESURF表示“缩小的表面场(reduced surface field)”。场的缩小的原因是漂移区载流子浓度的减小。从总体上看，由于工艺的分散性造成晶体管电参数的分散性的不希望的增加。在DMOS晶体管领域中进行开发的首要目标是，进一步减小结构尺寸，这些结构在施加反向电压时具有较低的场强，以避免产生会导致器件内部击穿的载流子。在DMOS晶体管的开发中，另一个目标是，实现更低的特征导通电阻Rsp。为此，应减少集成电路的面积消耗，而在集成电路中，DMOS晶体管占据了整个芯片面积的一大部分。
技术实现思路
本专利技术的任务是提供一种方法，使用该方法可在小面积上制造高反向电压DMOS晶体管。该任务通过开始所述类型的方法被解决，通过至少一次从上部进行的掺杂剂的注入，在所述底部区域内产生一个沿横向分布的掺杂剂浓度梯度，所述注入仅涉及底部区域的一个局部区域。迄今为止，在漂移区内沿横向上的均匀掺杂分布是通过注入和/或扩散产生的。通过这种方法得到的掺杂分布在垂直方向上可做到精确调节。但在横向上的浓度改变是无法通过这种方法实现的。为提高击穿电压，减小电阻，最好是让漂移区在漏极侧的掺杂率高于源极侧的掺杂率。同样有利的是，让漂移区中间的掺杂率高于边缘的掺杂率。这些效果已经通过本专利技术所述方法得到实现。所述新方法的一个主要优点是，提供了在参数区内进一步优化的可能性，所述参数区主要是由特征导通电阻(Einschaltwiderstand)Rsp、击穿电压Vbreak和SOA(可靠操作区)表面的大小和形状确定的。这种进一步优化的可能性在于，在沟槽形结构的底部区域产生掺杂剂浓度的横向梯度。这样，便可在必要时在源极侧的侧壁相对漏极侧的侧壁产生不同的掺杂剂浓度，这两处与底部区域相连即定义出晶体管的漂移区，所得到的DMOS晶体管具有更小的总面积。另外，通过沿沟槽形结构底部产生的不同程度的掺杂剂浓度，使得利用和强化RESURF效应产生了最佳效果。由于RESURF效应，使底部的掺杂剂分部中的梯度至少与源极侧侧壁的掺杂分布相结合，对截止状态以及导通状态下的击穿电压产生了重要影响，而漏极侧的掺杂剂分布主要是影响导通电阻Rdson，所以特别有利于在沟槽形结构底部的部位上使掺杂分布适应电气要求。一个优选的方案是，所述底部区域在漏极侧的侧壁附近的掺杂率高于底部区域在源极侧的侧壁附近的掺杂率。通过该方案可进一步降低导通电阻Rsp。另一个选择方案是，所述底部区域中央区的掺杂率高于漏极侧的侧壁和/或源极侧的侧壁附近的边缘侧的部分区域，因为这样按趋势可实现提高反向电压。另一个优选的方案是，在从上部进行掺杂剂注入之前，通过一个掩模将底部区域的一个互补的局部掩盖。再一个优选的方案是，采用一个自调节式掩模加工步骤。下一个优选的方案是，所述掩模是通过利用光刻和腐蚀的结构转移(Strukturübertragung)产生的。所述掩模的正图或负图最好是通过一个光刻胶层来确定。通过以上特征，使用通用掩模工艺以能够再现的高精度产生掺杂剂浓度的梯度，其中的通用掩模步骤能够毫无问题地集成到普通的DMOS晶体管制造方法中。另一个优选的方案是，该方法是在为定义漂移区而进行的硬掩模打开之后采用的。在此时刻所需的方法步骤不必改变之前或之后的方法步骤，即可集成到通常的制造方法内。另一个优选的方案是，位于半导体基体内的所述沟槽形漂移区连同一个第一导电类型的第一槽区和一个第二导电类型的第二槽区是部分或全部在所述第二槽区内产生的。第二个槽在源区方向上延伸得越宽，特征导通电阻Rsp减小得就越多，因为在沟槽形结构的底部和第二槽，具有相同的掺杂极性。同时，晶体管还具有高的击穿电压，因为第一和第二槽的掺杂浓度大大小于源区和漏区的浓度。此外，两个槽区是通过LOCOS氧化法在同一个掩模步骤中以自调节的方式制成的。在此有利的效果是，第一槽更深更长，以通过一个横向PN结在沟槽形结构的下面产生RESURF效应，从而提高击穿电压。另一个优选的方案是，所述沟槽形漂移区的漏极侧的侧壁和漏区之间制出一个间隔，该间隔优选在0.5微米至4.0微米之间。本申请人所作的试验表明，在晶体管的击穿范围可实现一种对称性，其条件是在沟槽形结构的漏极侧的侧壁和漏区之间的间隔处在所述界线以内。由于附加的漏极侧电阻产生的电压降可抑制电流密度在局部的升高。特别是与横向调节器相结合可使这种晶体管具有有利的ESD保护结构。另一个优选的方案是，在所述沟槽形漂移区的侧壁和底部区域内产生的掺杂浓度值高于第一槽区内的掺杂浓度值。通过该方案可提高RESURF效应，并且由此在提高反向电压的同时降低特征导通电阻Rsp。使沟槽形结构的源极侧的侧壁和漏极侧的侧壁具有相同的掺杂浓度，可简化掺杂剂的渗入，并且可少许提高特征导通电阻Rsp，因为只要漏区直接在沟槽形结构的侧壁上开始，并且漏极侧的掺杂深度在沟槽形结构的深度范围内，则掺杂剂的各个浓度是叠加的。另一个优选的方案是，所述沟槽形漂移区的高宽比大于0.5，沟槽形结构的宽度位于0.5微米至4.0微米范围内。本申请人在侧壁和底部不同掺杂剂浓度的试验表明，所述沟槽形结构的高宽比和宽度的绝对值在所给出的数值定义的区间内是有利的。另一个优选的方案是，所述沟槽形漂移区在底部区域处的宽度小于本文档来自技高网...
【技术保护点】
在一半导体基体（１０）中制造ＤＭＯＳ晶体管的方法，该半导体基体（１０）具有一个沟槽形漂移区（２９，３０，３３），该漂移区包括一个源极侧的侧面区域（２９），一个沿横向延伸的底部区域（３０）和一个漏极侧的侧面区域（３３），其特征是，通过至少一次从上部进行的掺杂剂的注入，在所述底部区域（３０）内产生一个沿横向（３６）分布的掺杂剂浓度梯度，所述注入仅涉及底部区域（３０）的一个局部区域（４０）。
【技术特征摘要】
DE 2003-9-19 103 45 347.41.在一半导体基体(10)中制造DMOS晶体管的方法，该半导体基体(10)具有一个沟槽形漂移区(29，30，33)，该漂移区包括一个源极侧的侧面区域(29)，一个沿横向延伸的底部区域(30)和一个漏极侧的侧面区域(33)，其特征是，通过至少一次从上部进行的掺杂剂的注入，在所述底部区域(30)内产生一个沿横向(36)分布的掺杂剂浓度梯度，所述注入仅涉及底部区域(30)的一个局部区域(40)。2.如权利要求1所述的方法，其特征是，所述底部区域(30)在一个漏极侧的侧壁(28)附近的掺杂率高于底部区域(30)在一个源极侧的侧壁(32)附近的掺杂率。3.如权利要求1所述的方法，其特征是，所述底部区域(30)的一个中央区的掺杂率高于一个漏极侧的侧壁(28)和/或一个源极侧的侧壁(32)附近的边缘侧的部分区域。4.如以上权利要求中任何一项所述的方法，其特征是，在该从上部进行的掺杂剂的注入之前，通过一个掩模(34)将底部区域(30)的一个互补的局部区域(38)掩盖。5.如权利要求4所述的方法，其特征是，采用一个自调节式掩模加工步骤。6.如权利要求5所述的方法，其特征是，所述掩模是通过利用光刻和腐蚀的结构转移被制出的。7.如权利要求5所述的方法，其特征是，所述掩模(34)的正图或负图是通过一层光刻胶层来确定。8.如以上权利要求中任何一项所述的方法，其特征是，该方法是在为定义该漂移区而进行的一个硬掩模(20)打开之后进行的。9.如权利要求8所述的方法，其特征是，该方法是在可能进行的LOCOS氧化之前进行的。10.如以上权利要求中任何一项所述的方法，其特征是，位于半导体基体(12)中的所述沟槽形漂移区(29，30，33)连同一个第一导电类型的第一槽区(16)和一个第二导电类型的第二槽区(18)部分或全部在所述第二槽区(18)内被产生。11.如以上权利要求中任何一项所述的方法，其特征是，所述沟槽形漂移区(29，30，33)的一个漏极侧侧壁(33)和一个漏区(46)之间制出一个间隔，该间隔优选在0.5微米至4.0微米之间。12.如以上权利要求中任何一项所述的方法，其特征是，在所述沟槽形漂移区(29，30，33)的所述侧壁(28，32...
【专利技术属性】
技术研发人员：福尔克尔杜德克，米夏埃多格拉夫，
申请(专利权)人：ATMEL德国有限公司，
类型：发明
国别省市：DE[德国]
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