制作一高密度电容的方法技术

一种制作一高密度电容的方法，先于一半导体基底表面的一介电层中形成至少一第一沟槽，接着于该半导体基底表面依序形成一第一衬层以及一第一导电层，并于该半导体基底表面进行一第一平坦化制程；随后于该介电层中形成至少一第二沟槽，且该第二沟槽与该第一沟槽具有一共用侧壁；之后再于该半导体基底表面依序形成一电容介电层、一第二衬层以及一第二导电层，于该半导体基底表面进行一第二平坦化制程，并暴露出该第一导电层表面与该第二导电层表面，使该第一导电层、该电容介电层与该第二导电层形成具有垂直三维空间结构的该高密度电容；本方法可大幅降低线路设计面积、减少光罩使用数目，达到提高电容密度以及元件积集度、以及降低生产成本的优点。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体的制造
，尤其是一种制作一高密度电容(high-density capacitor)的方法，该高密度电容具有垂直三维空间结构。
技术介绍
在目前的半导体混合模式(mix mode)集成电路制程中，大多仍是应用传统的平板状电容连接至一金属氧化半导体(semiconductor metal oxide，MOS)电晶体来形成一存储器元件。传统的平板状电容由一下电极板、一电容介电层以及一上电极板构成三层平板状堆叠结构，其在制作时不仅需要三次光罩来分别定义各层的图案，且由于其平板状堆叠结构需占用极大的线路设计面积(chip area)才能达到设计电容需求，因此如何减少在晶粒上定义电容结构所需的空间(亦即增加电容密度)，提高元件积集度，并且减少使用光罩的数目，降低生产成本，已成为制作电容结构时的一研发重点。
技术实现思路
因此，本专利技术的目的即在提供一种制作高密度电容的方法，可以增加电容密度，提高元件积集度。本专利技术的又一目的在提供一种制作高密度电容的方法，可以减少使用光罩的数目，降低生产成本。在本专利技术的较佳实施例中，首先提供一半导体基底，且该半导体基底包含有一本文档来自技高网...

【技术保护点】
一种于一半导体基底制作一高密度电容的方法，该半导体基底包含有一介电层，其特征是：该方法包含有下列步骤：　　　　于该介电层中形成至少一第一沟槽；　　　　于该半导体基底表面依序形成一第一衬层以及于该第一衬层表面形成一第一导电层，并使该第一导电层填满该第一沟槽；　　　　去除部分的该第一导电层以及该第一衬层，以使该半导体基底具有一约略平坦表面；　　　　于该介电层中形成至少一第二沟槽，且该第二沟槽与该第一沟槽具有一共用侧壁；　　　　于该半导体基底表面形成一电容介电层；　　　　于该半导体基底表面依序形成一第二衬层以及于该第二衬层表面形成一第二导电层，并使该第二导电层填满该第二沟槽；　　　　去除部分的该第二...

【技术特征摘要】
1.一种于一半导体基底制作一高密度电容的方法，该半导体基底包含有一介电层，其特征是该方法包含有下列步骤于该介电层中形成至少一第一沟槽；于该半导体基底表面依序形成一第一衬层以及于该第一衬层表面形成一第一导电层，并使该第一导电层填满该第一沟槽；去除部分的该第一导电层以及该第一衬层，以使该半导体基底具有一约略平坦表面；于该介电层中形成至少一第二沟槽，且该第二沟槽与该第一沟槽具有一共用侧壁；于该半导体基底表面形成一电容介电层；于该半导体基底表面依序形成一第二衬层以及于该第二衬层表面形成一第二导电层，并使该第二导电层填满该第二沟槽；去除部分的该第二导电层以及该第二衬层，以使该半导体基底具有一约略平坦表面；以及去除部分的该电容介电层，以暴露出该第一导电层表面与该第二导电层表面，并使该第一导电层、该电容介电层与该第二导电层形成具有垂直三维空间结构的该高密度电容。2.如权利要求1所述的方法，其特征是该高密度电容为一金属-绝缘-金属电容。3.如权利要求1所述的方法，其特征是该第一导电层为一铜金属层。4.如权利要求1所述的方法，其特征是该第二导电层为一铜金属层。5.如权利要求1所述的方法，其特征是该介电层的介电常数约略小于3。6.如权利要求1所述的方法，其特征是该电容介电层的介电常数约略大于4。7.如权利要求1所述的方法，其特征是该方法利用一黄光暨蚀刻制程于该介电层中同时形成该第一沟槽以及一内连线结构。8.如权利要求7所述的方法，其特征是该内连线结构为一单镶嵌结构。9.如权利要求7所述的方法，其特征是该内连线结构为一双镶嵌结构。10.如权利要求7所述的方法，其特征是该内连线结构为一接触插塞。11.如权利要求7所述的方法，其特征是该内连...

【专利技术属性】
技术研发人员：蔡腾群，许嘉麟，郑懿芳，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]