制作一高密度电容的方法技术

一种制作一高密度电容的方法，先于一半导体基底表面的一介电层中形成至少一第一沟槽，接着于该半导体基底表面依序形成一第一衬层以及一第一导电层，并于该半导体基底表面进行一第一平坦化制程；随后于该介电层中形成至少一第二沟槽，且该第二沟槽与该第一沟槽具有一共用侧壁；之后再于该半导体基底表面依序形成一电容介电层、一第二衬层以及一第二导电层，于该半导体基底表面进行一第二平坦化制程，并暴露出该第一导电层表面与该第二导电层表面，使该第一导电层、该电容介电层与该第二导电层形成具有垂直三维空间结构的该高密度电容；本方法可大幅降低线路设计面积、减少光罩使用数目，达到提高电容密度以及元件积集度、以及降低生产成本的优点。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体的制造
，尤其是一种制作一高密度电容(high-density capacitor)的方法，该高密度电容具有垂直三维空间结构。
技术介绍
在目前的半导体混合模式(mix mode)集成电路制程中，大多仍是应用传统的平板状电容连接至一金属氧化半导体(semiconductor metal oxide，MOS)电晶体来形成一存储器元件。传统的平板状电容由一下电极板、一电容介电层以及一上电极板构成三层平板状堆叠结构，其在制作时不仅需要三次光罩来分别定义各层的图案，且由于其平板状堆叠结构需占用极大的线路设计面积(chip area)才能达到设计电容需求，因此如何减少在晶粒上定义电容结构所需的空间(亦即增加电容密度)，提高元件积集度，并且减少使用光罩的数目，降低生产成本，已成为制作电容结构时的一研发重点。
技术实现思路
因此，本专利技术的目的即在提供一种制作高密度电容的方法，可以增加电容密度，提高元件积集度。本专利技术的又一目的在提供一种制作高密度电容的方法，可以减少使用光罩的数目，降低生产成本。在本专利技术的较佳实施例中，首先提供一半导体基底，且该半导体基底包含有一介电层。接着于该介电层中形成至少一第一沟槽，以及于该半导体基底表面依序形成一第一衬层以及于该第一衬层(liner)表面形成一第一导电层，并使该第一导电层填满该第一沟槽。之后去除部分的该第一导电层以及该第一衬层，以使该半导体基底具有一约略平坦表面。接着于该介电层中形成至少一第二沟槽，且该第二沟槽与该第一沟槽具有一共用侧壁。随后再于该半导体基底表面形成一电容介电层，以及于该半导体基底表面依序形成一第二衬层以及于该第二衬层表面形成一第二导电层，并使该第二导电层填满该第二沟槽。最后去除部分的该第二导电层以及该第二衬层，以使该半导体基底具有一约略平坦表面，以及去除部分的该电容介电层，以暴露出该第一导电层表面与该第二导电层表面，并使该第一导电层、该电容介电层与该第二导电层形成具有垂直三维空间结构的该高密度电容。由于本专利技术的高密度电容具有垂直三维空间结构，因此可以大幅降低线路设计面积，达到提高电容密度以及元件积集度的优点。此外，由于本专利技术将第一导电层与第二导电层均嵌入于半导体基底表面的介电层中，因此本专利技术的电容制程可以进一步与其他内连线制程整合，利用同一光罩来于介电中同时形成电容沟槽结构以及内连线沟槽结构，以简化制程，达到减少光罩使用数目以及降低生产成本的优点。附图说明图1至图7为本专利技术示意图；图8为本专利技术第一实施例的一高密度电容的结构上视图；图9为本专利技术第二实施例的一高密度电容的结构上视图；图10为本专利技术第三实施例的一高密度电容的结构上视图。图示的符号说明 10半导体基底12、18介电层14、28、40导电层16、20遮罩层22、32沟槽 24内连线结构26、38衬层 30光阻层34共用侧壁 36电容介电层42高密度电容44、46接触插塞具体实施方式请参考图1至图7，图1至图7为本专利技术于一半导体基底10上制作一高密度电容42的方法示意图。该高密度电容为一金属-绝缘-金属电容(metal-insulator-metal capacitor，MIMCap)。为了进一步说明本专利技术简化制程的优点，在图1至图7中将高密度电容制程与内连线制程整合一起说明，然而本专利技术的高密度电容制程并不限定与内连线制程整合，其仍可利用垂直三维空间结构来达到降低线路设计面积的优点。如图1所示，半导体基底10表面包含有一介电层12，一导电层14设于半导体基底10表层的一预定区域内，且导电层14表面覆盖有一由氮化硅或碳化硅所构成的遮罩层16。在本专利技术的较佳实施例中，遮罩层16用来保护导电层14，避免导电层14表面结构于后续制程中受到过度蚀刻等破坏，但其仍可视制程实际需求予以省略。此外，半导体基底10表面另包含有一介电层18以及一遮罩层20依序堆叠于遮罩层16表面。介电层18用来形成电容结构以及连接至导电层14的内连线结构(interconnection structure)，其可由二氧化硅或氟硅玻璃(FSG)等硅氧材料所构成，或由介电常数约略小于3的低介电常数材料层，例如HSQ或FLAREIM等所构成，或由具有孔隙结构的超低介电常数材料层所构成。在本专利技术的较佳实施例中，遮罩层20用来保护介电层18，例如以氮化硅层来增加低介电层18的硬度，但其仍可视制程实际需求予以省略。如图2所示，接着便进行一黄光暨蚀刻制程，去除部分的遮罩层20以及介电层18，以于介电层18中形成至少一沟槽22以及一通达至导电层14表面的内连线结构24。其中沟槽22用来定义电容的下电极板结构，内连线结构24用来定义一单镶嵌结构(single damascene)，一双镶嵌结构(dualdamascene)，一接触插塞(contact plug)，或一转接介层(landing via)。在本专利技术的较佳实施例中，介电层18中另可选择性地包含一蚀刻停止层，以用来辅助定义内连线结构24的轮廓，例如以蚀刻停止层来作为双镶嵌结构的上层沟槽的蚀刻终点。随后，如图3所示，利用物理气相沉积或化学气相沉积的方式于半导体基底10表面形成一衬层(或阻障层)26，例如钽/氮化钽/钽(Ta/TaN/Ta)等复合材料构成衬层26以增加导电层14与内连线结构24之间的附着力，及避免内连线结构24的导电层原子扩散至介电层18中。之后于半导体基底10表面形成一导电层28，例如以电镀的方式于半导体基底10表面全面覆盖一铜金属层28，并使铜金属层28填满沟槽22与内连线结构24。如图4所示，之后进行一平坦化制程，利用化学机械研磨(chemicalmechanical polish，CMP)、电解抛光(electro-polish)或蚀刻等方式去除部分的导电层28以及衬层26，并以遮罩层20作为停止层，以使半导体基底10具有一约略平坦表面，同时完成内连线结构24制作。然后如图5所示，再进行一黄光暨蚀刻制程，于内连线结构24表面覆盖一光阻层30，并去除未被光阻层30覆盖的部分介电层18，以于介电层18中邻近沟槽22处形成至少一沟槽32，用来定义电容的上电极板结构，且沟槽32与沟槽22之间具有一共用侧壁34。去除光阻层30后，如图6所示，利用物理气相沉积或化学气相沉积的方式于半导体基底10表面形成一由硅氧层、氮化硅或其他介电常数约略大于4的高介电常数材料(例如Ta2O5，Al2O3，BSTO等)所构成的电容介电层36，并且于电容介电层36表面形成一衬层(或阻障层)38。之后再于半导体基底10表面形成一导电层40，例如以电镀的方式于半导体基底10表面全面覆盖一铜金属层40，并使铜金属层40填满沟槽32。如图7所示，接下来进行一平坦化制程，利用化学机械研磨、电解抛光或蚀刻等方式先去除部分的导电层40、衬层38直至电容介电层36表面，之后再继续利用化学机械研磨或蚀刻等方式去除部分的电容介电层36直至暴露出导电层28与导电层40的表面，使导电层28、电容介电层36与导电层40形成具有垂直三维空间结构的高密度电容42。在本专利技术的较佳实施例中，最后可选择性地再于半导体基底10表面形成一遮罩层(未显示)，以用来覆盖、保护高密度电容42以及内连线结构24。请本文档来自技高网...

【技术保护点】
一种于一半导体基底制作一高密度电容的方法，该半导体基底包含有一介电层，其特征是：该方法包含有下列步骤：　　　　于该介电层中形成至少一第一沟槽；　　　　于该半导体基底表面依序形成一第一衬层以及于该第一衬层表面形成一第一导电层，并使该第一导电层填满该第一沟槽；　　　　去除部分的该第一导电层以及该第一衬层，以使该半导体基底具有一约略平坦表面；　　　　于该介电层中形成至少一第二沟槽，且该第二沟槽与该第一沟槽具有一共用侧壁；　　　　于该半导体基底表面形成一电容介电层；　　　　于该半导体基底表面依序形成一第二衬层以及于该第二衬层表面形成一第二导电层，并使该第二导电层填满该第二沟槽；　　　　去除部分的该第二导电层以及该第二衬层，以使该半导体基底具有一约略平坦表面；以及　　　　去除部分的该电容介电层，以暴露出该第一导电层表面与该第二导电层表面，并使该第一导电层、该电容介电层与该第二导电层形成具有垂直三维空间结构的该高密度电容。

【技术特征摘要】
1.一种于一半导体基底制作一高密度电容的方法，该半导体基底包含有一介电层，其特征是该方法包含有下列步骤于该介电层中形成至少一第一沟槽；于该半导体基底表面依序形成一第一衬层以及于该第一衬层表面形成一第一导电层，并使该第一导电层填满该第一沟槽；去除部分的该第一导电层以及该第一衬层，以使该半导体基底具有一约略平坦表面；于该介电层中形成至少一第二沟槽，且该第二沟槽与该第一沟槽具有一共用侧壁；于该半导体基底表面形成一电容介电层；于该半导体基底表面依序形成一第二衬层以及于该第二衬层表面形成一第二导电层，并使该第二导电层填满该第二沟槽；去除部分的该第二导电层以及该第二衬层，以使该半导体基底具有一约略平坦表面；以及去除部分的该电容介电层，以暴露出该第一导电层表面与该第二导电层表面，并使该第一导电层、该电容介电层与该第二导电层形成具有垂直三维空间结构的该高密度电容。2.如权利要求1所述的方法，其特征是该高密度电容为一金属-绝缘-金属电容。3.如权利要求1所述的方法，其特征是该第一导电层为一铜金属层。4.如权利要求1所述的方法，其特征是该第二导电层为一铜金属层。5.如权利要求1所述的方法，其特征是该介电层的介电常数约略小于3。6.如权利要求1所述的方法，其特征是该电容介电层的介电常数约略大于4。7.如权利要求1所述的方法，其特征是该方法利用一黄光暨蚀刻制程于该介电层中同时形成该第一沟槽以及一内连线结构。8.如权利要求7所述的方法，其特征是该内连线结构为一单镶嵌结构。9.如权利要求7所述的方法，其特征是该内连线结构为一双镶嵌结构。10.如权利要求7所述的方法，其特征是该内连线结构为一接触插塞。11.如权利要求7所述的方法，其特征是该内连...

【专利技术属性】
技术研发人员：蔡腾群，许嘉麟，郑懿芳，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]