沟槽电容结构的制作方法技术

本发明专利技术提供一种沟槽电容结构的制作方法。上述方法包括提供一基底，其表面定义有一存储阵列区域以及一逻辑区域，进行一浅沟隔离工艺，于存储阵列区域以及逻辑区域中的基底上形成至少一浅沟隔离，并于基底以及浅沟隔离的表面形成一图案化的屏蔽层，曝露出存储阵列区域内的部分浅沟隔离以及浅沟隔离周边的该基底，接着蚀刻存储阵列区域内未被屏蔽层覆盖的基底，以于基底内形成多个深沟槽。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种具有浅沟隔 离及逻辑工艺兼容的制作沟槽电容的方法，且能增加有效电容面积。
技术介绍
随着各种电子产品朝小型化发展的趋势，DRAM元件的设计也必须符合 高集成度、高密度的要求，而沟槽电容DRAM元件结构即为业界所广泛采 用的高密度DRAM架构之一，其在半导体基材中蚀刻出深沟槽并于其内制 成沟槽电容，因而可有效缩小存储单元的尺寸，妥善利用芯片空间。请参阅图1至图4，图1至图4为现有制作沟槽电容浅沟隔离的剖面示 意图。如图l所示，半导体芯片10分为逻辑区域(logic area)16以及存储阵 列区域(memory array area)14。图1中半导体芯片10的存储阵列区域14内已 制作有多个深沟槽电容结构18。 一般，深沟槽电容结构18的制作先在硅基 底12中通过硬屏蔽(hard mask)20蚀刻出深沟槽开口 (图未示)，然后于开口内 形成电容上电极(图未示)、电容介电层22、以及电容下电极(stomgenode)24。接着，如图2所示，于屏蔽层20上沉积一底部抗反射层(BARC)26,然 后于底部抗反射层26上涂布一光致抗蚀剂层，随后并将光致抗本文档来自技高网...

【技术保护点】
一种制作沟槽电容的方法，该方法包括：　提供一基底，且该基底的表面定义有一存储阵列区域以及一逻辑区域；　进行一浅沟隔离工艺，于该存储阵列区域以及该逻辑区域中的该基底上形成至少一浅沟隔离；　于该基底以及该浅沟隔离的表面形成一图 案化的屏蔽层，且该屏蔽层暴露出该存储阵列区域内的部分该浅沟隔离以及该浅沟隔离周边的该基底；以及　蚀刻该存储阵列区域内未被该屏蔽层覆盖的该基底以及部分该浅沟隔离，以于该基底内形成多个深沟槽。

【技术特征摘要】

【专利技术属性】
技术研发人员：苏怡男，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]