半导体器件制造技术

本发明专利技术的一种制造半导体器件的方法包括：（ａ）在提供在绝缘膜１２上的半导体层１３上顺序形成栅绝缘膜１４、第一导电层１５和第一绝缘膜１６；（ｂ）有选择地除去所述半导体层、所述栅绝缘膜、所述第一导电层和所述第一绝缘膜，以形成器件隔离沟槽；（ｃ）在所述器件隔离沟槽内形成第二绝缘膜１７，在该沟槽内，所述第二绝缘膜的上表面高度与所述第一绝缘膜的上表面高度基本相同；（ｄ）除去部分所述第二绝缘膜和所述第一绝缘膜，使暴露的第一导电层的上表面高度与第二绝缘膜的顶表面高度基本相同；以及（ｅ）对所述第一导电层进行图形生成，以形成栅电极。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种，更具体地说，涉及一种带有SOI(硅绝缘体)衬底的半导体器件的结构及器件隔离方法，该衬底带有通过半导体衬底上的埋置(buried)氧化物膜而形成的单晶半导体层。
技术介绍
LSI对小型化和高密度生产的要求越来越高，且亚100nm代已经到来了。另一方面，低功耗和高速运行的要求也提高了。传统的大块衬底已很难满足这些要求了。形成在SOI衬底上的MISFET(金属绝缘体半导体场效应晶体管)被认为是100nm代中的ULSI元件，由于源极和漏极区的结电容很小，相对于形成在大块衬底上的传统MISFET，其衬底偏置效应很低且亚阈值特性很好。SOI-MISFET被分成两个工作模式完全耗尽(fully-depleted)SOI-MISFET(以下称为FD型SOI-MISFET)和部分耗尽(partially-depleted)SOI-MISFET(以下称为PD-SOI-MISFET)。在FD型SOI-MISFET中，SOI层的膜厚度比最厚的耗尽层(体区总是处于耗尽状态)薄，而在PD型SOI-MISFET中，SOI层的膜厚度比最厚的耗尽层厚。特别地，由于可以获得陡峭的亚阈值特性，FD本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：（ａ）在提供在绝缘膜上的半导体层上顺序形成栅绝缘膜、第一导电层和第一绝缘膜；（ｂ）有选择地除去所述半导体层、所述栅绝缘膜、所述第一导电层和所述第一绝缘膜，以形成器件隔离沟槽；（ｃ）在所 述器件隔离沟槽内形成第二绝缘膜，其中所述第二绝缘膜的上表面的高度与所述第一绝缘膜的上表面的高度基本相同；（ｄ）除去一部分所述第二绝缘膜和所述第一绝缘膜，使得暴露的第一导电层的上表面的高度与第二绝缘膜的顶表面的高度基本相同；以及　 　（ｅ）对所述第一导电层进行图形生成，以形成栅电极。

【技术特征摘要】
【国外来华专利技术】JP 2001-9-10 272982/20011.一种制造半导体器件的方法，包括(a)在提供在绝缘膜上的半导体层上顺序形成栅绝缘膜、第一导电层和第一绝缘膜；(b)有选择地除去所述半导体层、所述栅绝缘膜、所述第一导电层和所述第一绝缘膜，以形成器件隔离沟槽；(c)在所述器件隔离沟槽内形成第二绝缘膜，其中所述第二绝缘膜的上表面的高度与所述第一绝缘膜的上表面的高度基本相同；(d)除去一部分所述第二绝缘膜和所述第一绝缘膜，使得暴露的第一导电层的上表面的高度与第二绝缘膜的顶表面的高度基本相同；以及(e)对所述第一导电层进行图形生成，以形成栅电极。2.如权利要求1所述的制造半导体器件的方法，其中所述(d)的除去通过使用RIE(反应离子蚀刻)来进行。3.如权利要求1所述的制造半导体器件的方法，其中所述(d)的除去包括通过RIE除去部分所述第二绝缘膜；以及通过湿蚀刻除去所述第一绝缘膜。4.如权利要求1-3的任一项所述的制造半导体器件的方法，还包括(f)在所述(d)的除去步骤后在所述第一导电层上形成第二导电层，其中所述(e)的图形生成包括对所述第一导电层和所述第二导电层进行图形生成，以形成所述栅电极和与所述栅电极连接的栅布线。5.一种制造半导体器件的方法，包括(g)在提供在绝缘膜上的半导体层上顺序形成栅绝缘膜、第一导电层和第一绝缘膜；(h)有选择地除去所述半导体层、所述栅绝缘膜、所述第一导电层和所述第一绝缘膜，以形成器件隔离沟槽；(i)在所述器件隔离沟槽内形成第二绝缘膜，其中所述第二绝缘膜的上表面的高度与所述第一绝缘膜的上表面的高度基本相同；(j)除去所述第一绝缘膜，以暴露所述第一导电层的表面；(k)在所述第一导电层和所述第二绝缘膜上淀积第二导电层；(l)对所述第二导电层进行平坦化；以及(m)对所述第二导电层和所述第一导电层进行图形生成，以形成栅电极。6.如权利要求5所述的制造半导体器件的方法，其中所述(l)的平坦化是使用所述第二绝缘膜作为限位膜通过CMP(化学机械抛光)来进行的。7.如权利要求5或6所述的制造半导体器件的方法，还包括(n)在所述(l)的图形生成步骤后在所述第二导电层上形成第三导电层，其中所述(m)的图形生成包括对所述第二导电层、所述第一导电层和所述第三导电层进行图形生成，以形成栅电极和与所述栅电极连接的栅布线。8.如权利要求1-7的任一项所述的制造半导体器件的方法，其中每个所述(b)和(h)的有选择地除去使所述第一导电层的侧平面和底平面之间的角为钝角。9.如权利要求1-7的任一项所述的制造半导体器件的方法，其中每个所述(b)和(h)的有选择地除去使所述第一导电层的侧平面和底平面之间的角以及所述半导体层的侧平面和底平面之间的角均为钝角。10.如权利要求1-7的任一项所述的制造半导体器件的方法，其中每个所述(b)和(h)的有选择地除去使所述第一导电层的侧平面和底平面之间的角以及所述第一绝缘膜的侧平面和底平面之间的角均为钝角。11.如权利要求1-7的任一项所述的制造半导体器件的方法，其中每个所述(...

【专利技术属性】
技术研发人员：齐藤幸重，黄俐昭，李锺昱，武村久，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]