【技术实现步骤摘要】
本专利技术涉及一种半导体的制造方法。且特别是有关于一种同时制造多种浅沟渠隔结构的方法，使某些浅沟渠隔离结构具有圆角形顶角，其它浅沟渠隔离结构不具有圆角形顶角。
技术介绍
集成电路已为众所皆知的。集成电路通常广泛应用于各种电子组件，如内存芯片。目前对于缩小集成电路组件尺寸有很强的要求，以便增加其个别构件的密度，如此可增进集成电路的功能。例如当要求缩小记忆晶体集成电路的尺寸。通过缩小集成电路的尺寸，每一个存储芯片能有更多容量，进而变得更实用。然而，由极小化产生了较高的半导体组件密度，会导致相邻组件间不必要的电子互相干扰的可能性增加。例如半导体组件密度增加时，寄生内组件电流(inter-device current)会增强。当电子或电洞载子(carrier)漂移(drift)于半导体基底上邻接的主动组件(active devices)之间，就产生寄生内组件电流。当主动组件间距离减少时，这种载子的漂移更为显著。因此，在集成电路的制造时，必须隔离半导体组件，以降低电压，以避免不必要的电子互相干扰。区域氧化(LOCOS)法被广泛使用于隔离邻接的金氧半导体(MOS)电路。在...
【技术保护点】
一种浅沟渠隔离结构的制造方法，其特征在于，包括：提供一基底，该基底具有一存储单元以及一外围区；形成一硬罩幕于该基底上，以覆盖部分存储单元以及部分外围区；在该硬罩幕上方形成图案形的一光阻层，该光阻层在存储单元曝露出一部份的硬罩 幕以及在外围区曝露出一部份的硬罩幕；执行一第一蚀刻过程，以删除在该外围区被该光阻层曝露的所有硬罩幕以及删除在存储单元被该光阻层曝露的部份硬罩幕；执行一第二蚀刻过程，以在外围区形成具有若干个圆角形顶角的一沟渠，以及删除更多在该 存储单元的硬罩幕；执行一第三蚀刻过程，以加深在外围区形成的沟渠且保留...
【技术特征摘要】
US 2003-11-14 10/713,7641.一种浅沟渠隔离结构的制造方法，其特征在于，包括提供一基底，该基底具有一存储单元以及一外围区；形成一硬罩幕于该基底上，以覆盖部分存储单元以及部分外围区；在该硬罩幕上方形成图案形的一光阻层，该光阻层在存储单元曝露出一部份的硬罩幕以及在外围区曝露出一部份的硬罩幕；执行一第一蚀刻过程，以删除在该外围区被该光阻层曝露的所有硬罩幕以及删除在存储单元被该光阻层曝露的部份硬罩幕；执行一第二蚀刻过程，以在外围区形成具有若干个圆角形顶角的一沟渠，以及删除更多在该存储单元的硬罩幕；执行一第三蚀刻过程，以加深在外围区形成的沟渠且保留这些圆角形顶角以及在该存储单元形成一沟渠；以及以一绝缘物填入该外围区的沟渠以及存储单元的沟渠。2.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，更包括于该第三蚀刻过程之后删除该光阻。3.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，更包括以该绝缘物填入该沟渠中之后，删除该硬罩幕。4.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，更包括形成该硬罩幕于该基底上之前，于该基底上形成一垫氧化层。5.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，更包括形成该硬罩幕于该基底上之前，形成一垫氧化层，以及以该绝缘物填入该沟渠中之后，删除该垫氧化层。6.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在干，执行该第一蚀刻过程中，包括删除在该外围区中被该光阻层所曝露的所有该硬罩幕。7.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，执行该第二蚀刻过程中，包括删除在该存储单元中被该光阻层所曝露的所有硬罩幕。8.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，该硬罩幕包括一氮化硅层。9.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，形成于存储单元中的沟渠的顶角不是圆角形的。10.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，该第一蚀刻过程的蚀刻气体包括CF4/CH2F2以及CF4/CHF3其中之一。11.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，该第二蚀刻过程的蚀刻气体包括CF4/CHF3。12.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，该第三蚀刻过程的蚀刻气体包括Cl2/O2。13.如权利要求1所述的浅沟渠隔离结构的制造方法，其特征在于，填入该外围区的沟渠以及该存储单元的沟渠包括以相同材质填入该外围区的沟渠以及该存储单元的沟渠。14.如权利要求...
【专利技术属性】
技术研发人员：余旭升，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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